JPH02224042A - キャッシュデータアクセス方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はデータ・キャッシング方法及びデータ・キャッ
シング装置と部面するディジタル・コンピュータ・シス
テムに関する。

［発明の背景］ 理想的な条件下では、プロセッサの処理速度が増大する
と、単位時間当たりにアクセスするメモリ容ｉも増大す
るはずである。処理装置は、１次記記憶装置どしてしば
しば用いられているダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）の動作速度よりも速い速度で処理
できることがしばしばある。システム能力が頭打ちにな
ったときは、［キャッシュ（Ｃａｃｈｅ）、＋と呼ばれ
ている付加的レベルのメモリ階層が利用され、キャッシ
ュの性能は関連するフ゛ロセッサの能力に適合したもの
である。

キャッシュは、（１次記記憶装置のサイズと比較したと
きには）小さく、プロセッサの処理能力を阻害しない速
度でデータを供給できる高速アクセスメモリである。キ
ャッシュの能力は、プログラムが別のデータ区画に参照
場所を移動する前に、特定の同じデータ区画を何度も参
照する傾向があること（時間的局在性）、及び連続する
参照は従前の参照と互いに近いという傾向があること（
空間的局在性）に基づいている。キャッシュの設計者達
は、このことを利用するために、近い過去（即ち、前回
のデータ参照パターン）を知って、近い将来を予測し、
後続の使用のために最近実行された参照に関連するデー
タを収集する。

データ・キャッシュを利用する処理システムにおいては
、実行された全ての参照は妥当性の検証が行なわれなけ
ればならない。全゛Ｃの？ｆヤッシュ・エン■・りは、
メイン・メモリ内のどのデータが現在それによって表さ
れているかを示す「タグ」及びキャッシュ・エントり自
体の有効性を示す「有効」ピッ１−に関連付（゛）られ
る、「キャッシュ・ビｙ　）・Ｊは望みのデータかキャ
ッシュ内に存在ｊ２ていたときに起き、「キャッシュ・
ミス」はそれがなかったときに起きる。プロセッサとキ
ャッシュとの間のデータの実際の転送はＡヤッシュ・タ
グ・ルックアップに結果によりしばしば条件付けられる
。その結果、キャッシュ・アクセスの有効回数が増加１
−２それに比例しでプロセッサのサイクル回数を増加さ
せ、或いは、システム能力低下させる。

キャッシュ・ストア待ち時間を最少化させることは特に
効果的である。というのは、キャッシュがデータのソー
スになってからキャッシュ・アクセスが検証されるまで
プロセッサはしばしば立往生しなければならないからで
ある。更に、全′このキャッシュ・データ修正は、キャ
ッシュの一致性を維持するなめにキヤ・ｙシュ・タグの
ステー１・が反映されなければならない。

キャッシュ・ストアの共通的な方針は、キャッシュ・タ
グ・ルックアップの結果を利用して、キャッシュ・アッ
プデートの条件付けを行なうことである。キャッシュ。

・ヒツトのときは、キャッシュ修正が続行する。キャッ
シュ・ミスのときは４２つの対策の１つが取られる。そ
り、は、キャッシュ・ライト・バイパスかキャッシュ・
ライトの割り振りである。キャッシュ・ライト・バイパ
スは一般的な解決て゛はない。というのは、くれは仮想
キャッシュ構造に有用ではないからであるが、・、ヤッ
シュ修正が行なわれなくなって以来のシンラ゛ル・サイ
クル・ヘヤッシュ・アクセスを達成すに６、一方、簡単
なキャッシュ・ライトの割り振りは２つのキャッシュ・
サイクルで行なう、キャッシュ・タグ・リードとキャッ
シュ・データ／タグのライトである。キャッシュ・タグ
・ルックアップからキャッシュ・データ修正の連続性は
２つの要因により、キャッシュ・ストアの有効アクセス
回数を増加させる。即ち、１つのキャッシュ・タグ・リ
ード及び１つのキャッシュ・データ及び追加のタグ・ラ
イ１−・サイクルである。プロセッサはデータのソース
であるので、キャッシュ・タグ・チエツクが完了するま
でプロセッサはしばしば立往生する。

この連続性のべたルティを回避するもう１つの方策は、
キャッシュ・タグを完全に無視することである。この方
策では、全てのキャッシュ・ス１−ア操作はキャッシュ
をバイパスする。キャッシュの一致性を維持するため、
修正されたキャッシュ・エントリは関係なく無効にされ
る。プロセッサは１つのプロセッサ（データ）・ライト
・サイクルのためのデータを必要とするだけである。こ
の方策はストア・キャッシュ・アクセス回数を減らすが
、このような無効にする方法はキャッシュから有効なデ
ータを追い払うことになるかもしれないので、かなりの
損失を伴う。

［発明の概要］ 本発明による参照キャッシュ・タグ修正は、簡単で効率
的で低オーバーヘッドなキャッシュ・ライト方法であり
、２ステージ・ラップされたキャッシュ分割サイクル・
アクセス・バイグラインであり、第１ステージ即ちアク
セス（ＡＣＣ）ステージでデータ・ストアをアップデー
１−　Ｌ、キャッシュ・タグ・チエツクのステートが判
るまでタグ・ストアは延期される。１０セサがバイトラ
イトを出せるから、キャッシュ幅のバイト当たりの［有
効な」ビットを使える。ライト・ヒツトが検出されたと
きは、タグ修正は不要であり、プロセッサは再びシング
ル・サイクル・キャッシュ・アクセスの［幻想」を有す
る。タグが一致し、しかし適切な有効ビットがセットさ
れないときは、キヘ・ツシュ・マネイジメント・ファン
クションはミスしたライトの第２スデージ即ち実行ステ
ージに続くサイクルでキャッシュ・タグ・アップデート
を「計画」する。

キャッシュ・マネイジメンＩ・・ファンクション　（Ｃ
ＭＦ：Ｃａｃｈｅ　　　　ＭａｎａｇｅｍｅｎｔＦｕｎ
ｃｔｉｏｎ）はキャッシュの前回のタグ有効ビット・ス
テートを、このライト操作の結果としてセットされる有
効ビット・に組み合わぜることができる。更に、同じキ
ャッシュ・ラインにアドレス指定されるキャッシュ操作
の直ぐ後にライ１−操作があるときは、とのストアによ
り選択されるバイトはタグ・アップデーＩ−・ステート
に組みＢ−わされ、それにより、潜在的なバック・ツウ
−・バック・ライト・ミスを回避できる。タグがミスマ
ツチのときは、前回のタグ／有効ビット・ステー１・・
が無視され、タグ・アップデート・ステートが変更され
、適当なアドレス・タグ情報に関連する実行（ＥＸＣ）
ステージ内のスｊ・アにより選択されるバイトになる。

同じキャッシュ・ラインにアドレス指定された直ぐ後の
ライト操作があるときは、アクセス・ステージで１、こ
のストアにより選択されるバイトはタグ・アップデー１
へ・ステートに組み合わされる。どちらの場合に６、こ
のキャッシュ・ライ１−・アップデートの方針は「ライ
■−割り振り」と呼ばれ、ライト・ミスで空間がキャッ
シュ内に割り振られることを意味する。更に、ライト・
ミスが続いている間、データがキャッシュに捕えられて
以来、プロセッサは立往生する必要がない、キャッシュ
・マネイジメント・ファンクションがキャッシュ・ミス
のサービスのコントロールを回復しなければならないの
で、プロセッサはキャッシュにアクセスするときは、Ｃ
ＭＦがキャッシュを使用している間だけ立往生しなけれ
ばならないだけである。

［実施例〕 第１図のブロック図を参照すると、キャッシュアクセス
の第１サイクルで、ここではアクセス（ＡＣＣ＞ステー
ジと呼ばれるリード操作では、キャッシュ・データ・ス
トア５２からプロセッサ５４への要求データの転送が行
なわれる。更に、タグはキャッシュ・タグ・ストア５６
かへメモリ・°ンネイジメント・ユニット（ＭＭＵ）６
０内のキャッシュ・マネイジメンｌ−・ファンクション
へと転送され、そこでキャッシュ・タグ比較される。

キャッシュ・マネイジメント・ファンクション６０内の
他のロジックはキャッシュに関連しない例外をチエツク
する。例外に関する詳細はＡＰＯＬＬ−１１５ＸＸのｒ
ＤＵＰｔＪＬＩｃＡＴＥ　　ＴＡＧ　　５ＴＯＲＥ　　
ＰＵＲＧＥ　　ＱＵＥＩＪＥ（タグ・トスア・パージの
複写）」と題する文献やＡＰＯＬＬ−１１９ＸＸのｒＭ
ＢＴＨＯＤ　　ＡＮＤＡＰＰＡＲＡＴＵＳ　　　ＦＯＲ
ＤＲＡＭ　　　ＭＥＭＯＲ，Ｙ　　　ＰＥＲＦＯＲＭＡ
ＮＣＥ　　　ＥＮＣＨＡＮＣＥＭＥＮＴ　（ＤＲＡＭメ
モリの性能向上のための方法及び装置）」と題する文献
に掲載されている。ＡＣＣステージの終わりまでに、デ
ータは１０セツ→り５４中にクロック転送されるととも
に、キャッシュ・タグ比較が完了する。

第２図及び第３図に関連して本発明を更に説明する。

本発明の方法及び装置は、通常のキャッシュ、・アクセ
スの進行中に、キャッシュの内容を破壊しないしプ□ロ
セ・ｙすを待たせむせず、タグ修正の延期を通してシス
テム性能に大きな損失を生じさせずにシングル・サイク
ルでキャッシュ・ストア・アクセスを達成する。シング
ル・サイクル・キャッシュ・アクセスは、タグ・ルック
アップが実行されている間にプロセッサにキャッシュ・
データを修正させることにより、達成される。キャッシ
ュ・ミスが生じたときは、キャッシュ・アクセスのステ
ートが知られる前にキャッシュは修正されたので、キャ
ッシュ・エントリの新しい内容を反映するようにタグは
修正されなければならない。

タグ修正は修正キャッシング・エントりの無効化或いは
割り振りの何れかを招かなければならない。

キャッシュの性能を向トさせるためには、パージするの
ではなくキャッシュ内にデータを割り振ることの方が常
に良いので、キャッシュの割り０りが行なわれなければ
ならない６ 典型的にはフ゛ログラムは全てのサイクルでメモリ内の
データを参照するものではない、このことは、未使用キ
ャッシュ幅が常に存在することを意味する０本発明の目
的は、バッファリングを通じで、キャッシュ・ライト・
ミスを原因とするタグ修正をこれらの１フリー〕・キャ
ッシュ・サイクルまで延期１２て、プロセッサの待ちを
回避することである。タグ修正の延期は、キャッシュが
一時的に不一致であることを意味する。後続のキャッシ
ュ・アクセスは、未決のタグ修正を存するエンｌ−りに
とって、タグ修正バッファ内で予定された未決のタグ・
アップデーｌ−に対するアクセスをキャッシュ自体に対
する場合・と同様６Ｓ有効化ｊ〜なければならない、−
旦、バッファが空になるどＡ・ヤッシ工の一致が復元さ
れる。

延期されるタグ修正の回数はアグリゲーションに依存す
る。本発明は概念的制限のないことを意味する。

期間についてみれば、プログラムは物理的に互いに近接
ｉ、２ているデータを参照する傾向がある。

こうしたどき連続する延期されたタグ修正は実際には同
じ六−一ツシュ・エントリに影響すて、；’）’もじれ
ない、そうであれば、タグ修正操作は「組み１〜わされ
Ｊ、それにより、キャッシュを゛γッグｉ１−トするた
め（９，〕、必委な１フリー」キャラ；・・ユサ−イン
ルの数が減り、タグ修正バッファの実効性が増大する。

シングル・サイクル・キャッシュ・アクセスの本発明の
第１の概念は以下のごときである。即ち、データ・キャ
ッシュ・データ・スト・アを今リード／ライトし、必要
であれば後にタグ・ストアをアップデートする。ライト
・ミスの結果のタグ修正を延期することである。キャッ
シュ・サイクルを遊休させて１０セツザの待ちの発生を
最、少にすることである。キャッシュ・タグ・ステート
、延長タグ・ステ・−１・、及び現在の参照ステートを
組み合わせて最大限の性能を達成することである。

第２図のフロー・チャートのキャッシュ・アクセス・フ
ローは多数回の戸スｊ−と活動を直列化しているが、本
発明の実際の適用においては性能を向上させるため、あ
る程度の並列化を行なってもよい、好ましい実施形態が
第３図に示されている。サイクルｔにおいて、プロセッ
サはメモリ・リクエスト・アト】ミスをキャッシュ・マ
ネイジメント・ファンクション（ＣＭＦ）に向けてＰＲ
，０Ｃ−ＡＤＤＲバス上に表し、そのメモリ・リクエス
ト・アドレスは「アト１／ス・マルチブレフサ（ＡＭＵ
Ｘ）Ｊ　２０７を介して「アドレス・レジスタ」２００
ヘロードされる。リクエスト・サイズ及びタイプはリク
エスト・レジスタ（ＲＲＥＧ）２１０ヘロードされる。

サイクル（を十ｉ＞において、メモリ・リクエスト・ア
ドレスは、キャッシュ・タグ・ストア（ＣＴＳ）２０２
、アドレス変換メカニズム（ＡＴＭ）２０ｍ及びタグ・
アップデート待ちパン・ファ（ＴｔＪＱ）２０６へと、
ＣＩ　ＮＤＥＸバスを介してロードされる。ＡＴＭ２０
１は、物理キャッシュに関連して本発明を利用するよう
なシステムに向けて、物理アドレス変換をＸ　Ｌ　Ａ　
Ｔ　−Ａ　ＤＤＲ，バス上に与える。更に、ＡＴＭ２０
１は状δ７４を与え、この状況はライト・アクセス特権
を決定するために後に使用されるにれはキャッシュ・ア
クセス・パイプラインの第１のステージである。

→イ１−・リクエストがあるとキャッシュ・データスト
アは無条件で書き込まれる１、全体のサイクルはキヤ・
ｙシ、ブ、及び待ぢのヒツト・／ミス状況をチ、Ｊ１ツ
クするのに利用される。

サイクル（ｔ　＋　２　）即ちＡ−ヤッシュ・アクセス
の第２サイクルにおいて、キャッシュ及び待ちルツクア
ツプが知られ、必要な状況がプロセッサに報告される６
ライＩ・・ミスが起きたときは、ＴＵＱ２０６が後述の
ようにアンプデートされるが、プロセッサはミスの状況
には無関係に続行する。

リード・ミスが起きたときは、プロセッサはＣ’Ｍ）パ
がメモリからデー・・夕を検索するまで待たされる。

メモリ・リフニスｌ＝−が鳥される）−Ｍ　１００　（
第２図）、ＣＭＦは、ＷＲＥＱ信号及びＲ，ＲＥＱ信号
からリクエストのタイプを決定する。ライドリクエスト 熱条件で書き込まれる（１０４）。アドレスさねたキャ
ッシュ・タグは、バイト・バリデイティがキャッシュ・
タグ有効ビット及びメモリ参照のＢＹＴＥ　　ＭＡＳＫ
の突合わせにより決定される間、キャッシュ・タグ・コ
ンパレータ（ＣＴＣ．＞２［）３を介して、Ｘ　Ｌ　Ａ
　Ｔ　−　Ａ　Ｄ　Ｄ　Ｒ．にターｔ　して比較される
。同時に、ＴＵＱ２０６が照会されてアドレスされたキ
ャッシュ・エントリがタグ修正１０７のために予定され
ているかどうかが決定される４キヤツシユ・インテ・ソ
クスが待ちキャッシュ・インデックスに一致し、ＸＬＡ
Ｔ−ＡＤｒ３Ｒか待ちキャッシュ・タグ１１０に一致す
るとき、［待ちライト・ヒツト］が起きたといえる、「
キャッシュ・ミス及び待ちコントロールＪ　　（ＣＭＱ
Ｃ）２０４は、次にこの参照により、アクセスされたバ
イトを割り振るが前動にするかを決定する、どちらの場
合にも、一致している待ちエントリの有効ビットだけが
ＴＵＱ２０６により修正される。

適切な有効ビット及びコントロール情報はＴ　Ｕ　Ｑ２
０６へ向けて、ＣＭＱＣ２０４により、ＭＩＳＳ−ＶＡ
ＬＩＤバス、ＡＬＬＯＣＡＴＥ、ＩＮＶＡＬＩ　ＤＡＴ
Ｅ、及びＬ　ＯＡ　Ｄ　−Ｑ信号を通じて与えられる。

「待ちライト・ミス」は、キャッシュ・インデックスが
待ちキャッシュ・インデックスに一致するか、或いはキ
ャッシュ・インデックスが存在するがＸＬＡＴ−ＡＤＤ
Ｒ，がエントリの待ちキャッシュ・タグ１１０に一致し
ないときに、起きるといえる。ＣＭＱＣ２０４は、次に
新しいエントリをＴ　ｔＪ　Ｑ内に「割り振ら」なけれ
ばならない。

ＣＭＱＣ２０４は、適切なタグ及び有効ビット情報を、
ＭＩＳＳ−ＴＡＧバス及びＭＩＳＳ−ＶＡＬＩＤバスを
通じて、ＴＵＱ２０６に示す役割がある。全ての有効ビ
ット操作はＣＭＱＣ２０４により行なわれる１割り振り
及び無効化の決定は、ＷＲＩＴＥ−ＡＬＩ、０ＷＥＤ信
号の状態テ為すレる。ＴＵＱ２０６がＣＭＱＣ２０４に
より指令されて、ＡＬＬＯＣＡＴＥ及びＬ　ＯＡ　Ｄ−
Ｑ信号が認められ、待ちライＩ−・ヒツトが存在すると
きに（１１９）　、ＢＹＴＥ−ＭＡＳＫを現在の内容に
組み合わせて、待ちキャッシュ有効ビットとオろ（１１
７）。

キャッシュ・ライトを許可しないのは幾ワかの理由があ
る。即ち、非常駐データ、不十分なアクセス特権、整頓
されないメモリ参照、キャッシュに入れられないデータ
、等である。ＣＭＦブロック図は、ＡＴＭがライ１−を
許可するための単独の行列式であることを示している。

一般的にもこの事が必要なのではない、どんな場合でも
、キへ・ッシュ・データ・ス１−・アはライト許諾が知
り、る前に書き込まｈるので、キャッシュの不一致作を
回避するためにライトが許可されない（１１８）ような
場合については、キャッシュは無効化されなければなら
ない、ＣＭＱＣ２０４はＴＵＱ２０６をして、Ｌ　ＯＡ
　Ｄ　−Ｑ及びＩ　ＮＶＡＬＩ　ＤＡＴＥ信号によりＢ
ＹＴＥ−ＭＡＳＫ信号内に表されたビットに対応する待
ち有効ビットをリセットさせる０組み合わせタグ・アッ
プデー１−操作はキャッシュのアップデートに必要な「
フリー」キャッシュ・ライクルの数を滅べし、ＴＵＱ２
０６の有用性を向上させる。

待ちライ１−・ヒツトが起きないとき（１，１０）、キ
ャッシュ・タグ／有効ビット比較の結果が重要になりう
る。しかし、もしライ■・・リフストが「許可」されな
いとしたら、キャッシュ無効化が予定されなければなら
ない（１，１１，）。ＣＭＱＣ２０４がＭ　Ｉ　５Ｓ−
ＴＡＧバスを通じてキャッシュ・タグの前回の内容をパ
スする。ＣＭＱＣは、ＢＹＴＥ−ＭＡＳＫ内のピッ■−
に対応するところの送信されたキャッシュ有効ビットを
リセットすることにより、ＭＩＳＩＶＡＬＩＤを形成す
る。

こうした操作は、不法なキャッシュ参照によりアクセス
されたバイトを効果的に「無効化」する。

ＴｔＪＱは次にこの情報により待ちをロードするように
指令される。待ちライト・ヒツトが起きないので、ＣＭ
ＱＣカ月、０ＡＤ−Ｑ信号及びＩ　Ｎ　Ｖ　ＡＩ　Ｄ　
Ａ　Ｔ　Ｅ　（Ｑｌ；号を現ｊ１．たときには、新しい
待ちエントリが創られる（１１４．１２０）。

待ちヒラｌ−が起さず５、キャッシュ・ライ］・か許可
され、キャッシュ・タグかＸ　Ｌ　Ａ　Ｔ　　Ａ　Ｄ　
ＤＲに一致するときは、そのキャッシュ・エンｌ−’Ｊ
はこのキャッシュ参照とは全く関１系がなく　（１１２
）、新しいエントりをＴ　ｔＪ　Ｑ内に創る、−どにＪ
、リキャッシュ割り振りが予定される。　Ｍ　Ｉ　Ｓ　
５ＴＡＧは送信されたＸＬＡＴ−ＡＤＤＲとなり、Ｍ　
Ｉ　Ｓ　Ｓ　−Ｖ　Ａ　ｌ、　Ｉ　ｎ）は送信されたＢ
　Ｙ　ＴＦコーＭＡＳＫとなる（１１、１２０）。Ｌ　
ＯＡ　Ｄ−Ｑ及びＡ　Ｌ　Ｉ、　ＯＣＡ　Ｔ　Ｅ信号か
現われたとき、−１′シＱはこの新しいエントりを創る
。

待ちヒラ［・が起きず、キャッシュ・ライトが許可され
、キャッシュ・タグがＸ　Ｌ　Ａ　Ｔ　−Ａ　Ｄ　ＤＲ
に一致し、有効ビットが一致しないときは（１１３）、
’ｒヤッシュ割り振りは、「ミスする」有効ビットを効
果的にアップデートするような新しいエントリをＴＵＱ
内に創ることにより、予定される。ＭＩ　５Ｓ−ＴＡＧ
はＸＬＡＴ−ＡＤＤＲ，の送信されたコピーとなり、Ｍ
ＩＳＳ−ＶＡＬＩＤは送信されたＢＹＴＥ−ＭＡＳＫビ
ットと送信されたキャッシュ有効ビットとのロジカルＯ
Ｒである（１１６．１２０）。Ｔ　ｔＪ　Ｑは、ＬＯＡ
Ｄ−Ｑ及びＡＬＬＯＣＡＴＥ信号が現われたときに、こ
の新しいエントリを創る。待ちヒ□ｙ　トが起きず、キ
ャッシュ・ライトが許可され、キャッシュ・タグがＸＬ
ＡＴ−ＡＤＤＲに一致し、有効ビットが一致するときは
（１１３）、キャッシュ・ヒラｌ−が起きていると言わ
れる。タグ修正は予定されない。

独自に出されたメモリ参照がリード・リクエストであっ
たとすると（１０５にライト・リクエストについて上述
したのと同様にして、リフニスｌ〜・アドレスがＣＭＦ
に現されていたことになる。リード・リクエストについ
ては、待ち及びタグ・ストア・ルックアップが作られて
いる間に、データがデータ・スＩ・アからリードされる
（１０６）、全ての待ちタグ・ステートは、キャッジ“
ユ・エントりがＴＵＱ内に関連有効待ちエンドすを有す
るとき（即ち、待ちキャッシュ・インデックスが現在の
メモリ・リクエストのキャッシュ・インデックスに一致
するとき）、キャッシュ・タグ・ステートをスーパーシ
ードする。キャッシュ・インデックスが待ちキャッシュ
・インデックスに一致し、ＸＬＡＴ−ＡＤＤＲ，が待ち
キャッシュ・タグに一致し、ＢＹＴＥ−ＭＡＳＫが待ち
有効ピッｌ−に含まれるとき、「待ちリード・ヒツト」
が起きたという、リード・リクエストが待ちリード・ヒ
ツトを招いたならば、キャッシュからリードされたデー
タは有効であり、プロセッサは躊躇なく続行する（１０
８）。

リード・リクエストがＴＵＱにより満足されないときは
、キャッシュ・タグ／有効ビット比較の結果が重要にな
る。キャッシュ・タグがＸＬＡＴ−ＡＤＤｒ（に一致し
、ＢＹＴＥ−ＭＡＳＫがキャッシュ・タグ有効ビットに
含まれるときは、「リード・ヒラ１〜」か起きたといわ
れ、プロセッサは躊躇なく続行する（１０９）、そうで
なければ、「リード・ミス」が起きてプロセッサは、リ
フニスｌ−・データがメモリからフェッチされるまで、
待たなければならない（１０３）、この点を越えて取ら
れるステップは本発明の範囲外である。

ＣＭＱＣは、キャッシュがビジーでないとき即ちメモリ
・リクエストが通知されていないとき（１００）及び待
ちが空でないとき（１０１）に、タグ修正を行なわせな
いようにすることだけを目的としている。この条件が存
在するとき、ＣＭＱＣがキャッシュをコントロールする
。キャッシュ・タグ・ストアは、ＡＲＥＧ２００、ＡＭ
ＵＸ２０７を通じて、待ちキャッシュ・インデックスＱ
−ＣＩ　ＮＤＥＸによりアドレスされる。−８ヤツシユ
・タグは、待ちキャッシュ・タグＱ−ＣＴＡＧ、待ち有
効ピッ１−Ｑ−ＶＡＬＩＤ、マルチプレクサＴＭＵＸ２
００、及びマルチプレクサＶ　Ｍ　Ｕ　Ｘ’２０８によ
り、アップデートされる。待ちアンロード・シーケンス
はメモリ・リクエストの未決状態がない間だけ続行され
る。有限の長さの待ちについては、ＣＭＦがないかをア
ンロードするまえに、ライ１〜・ミスの長いながれが待
ちを「満たす」ことができる、この場合、ＣＭＦはプロ
セッサを待たせてキャッシュを優先使用し、ＴｔＪＱの
妥当な部分がアンロードされ得ることになる（１２１）
。

【図面の簡単な説明】

第１図は本発明がパイプライン・プロセッサに適用され
た実施ρノを示すブロック図、第２図は本発明の一実施
例の操作を示すフロー・チャー１・、第３図は第１図の
実施例のより詳細な部分を示すブロック図である。 ５２：キャッシュ・データ・ストア ５４：グロセッサ ５６：キャッシュ・タグ・ストア 外（′ん

Claims (2)

【特許請求の範囲】
1. （１）次の各工程からなるキャッシュデータ転送方法。 第１のサイクルで、リクエストされたキャッシュデータ
   をキャッシュから目的地に転送する工程、 第１のサイクルで、リクエストされたキャッシュデータ
   に関連するキャッシュタグをキャッシュマネジメント手
   段に転送し、リクエストされたデータタグと該キャッシ
   ュデータに対応するアドレス信号の一部とを比較する工
   程、 リクエストされたキャッシュデータを目的地にクロック
   し、第１のサイクルの終わりまでにタグの比較を完了す
   る工程、 後のサイクルのキャッシュに目的地の状態を知らせる工
   程、 リクエストされたキャッシュデータタグの比較が成功し
   たときに転送を完了する工程、 リクエストされたキャッシュデータタグの比較が成功し
   ないときに転送を完了させない工程、リクエストされた
   キャッシュデータタグの比較が成功しないときに、後の
   サイクルのキャッシュタグをアップデートする工程。
2. （２）対応のタグ信号を含むデータリクエストをキャッ
   シュに送るプロセッサ、第１のサイクルで、リクエスト
   されたキャッシュデータをプロセッサに転送する手段、
   第１のサイクルでタグ比較を行うためにキャッシュメモ
   リ内のデータからタグを受け取り、プロセッサからリク
   エストされたデータのタグを受け取るキャッシュマネジ
   メント手段、リクエストされたキャッシュデータの転送
   がキャッシュとプロセッサの間で成功したことをキャッ
   シュマネジメント手段に知らせる装置、データの転送が
   成功しないことを知らせるための前記装置からの指示と
   、タグの比較が成功しない旨の前記マネジメント手段か
   らの指示との一方で条件づけされる、後のサイクルのキ
   ャッシュタグをアップデートする装置からなる、キャッ
   シュメモリからデータ及び対応のタグを選択的に転送す
   る装置。