JPH02224104A - 同期化クロック生成装置 - Google Patents

同期化クロック生成装置

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JPH02224104A
JPH02224104A JP1281588A JP28158889A JPH02224104A JP H02224104 A JPH02224104 A JP H02224104A JP 1281588 A JP1281588 A JP 1281588A JP 28158889 A JP28158889 A JP 28158889A JP H02224104 A JPH02224104 A JP H02224104A
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clock
signal
clock signal
duty ratio
output
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JP1281588A
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Scott Markinson
スコット・マーキンソン
Michael Schuster
ミッシェル・シュスター
Thomas Hogan
トーマス・ホーガン
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Apollo Computer Inc
Original Assignee
Apollo Computer Inc
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Publication date
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の技術分野］ この発明はコンピュータシステムにおけるクロック発生
装置に関し、特に、サイクル相互間が対称（等間隔）に
なるようにタイミングスキューを補償するクロック発生
装置に関する。
し発明の背景コ 一般に、はとんどのコンピュータシステムではそのクロ
ックの分配のために、マスタークロック発振信号で多数
のファンアウト（ｆａｎ　　ｏｕｔ　　ｔｒｅｅ）を駆
動して、所定数のクロックを生成することによってシス
テム全体を作動させている。しかし、はとんどのシステ
ムのクロック分配にあっては種々のクロック群の起動と
停止ができるだけでなく、異なる回路基板上の異なるチ
ップで生じるクロック信号の遷移間にわずかなタイミン
グのずれ（スキュー）しか許されない、クロック信号か
ら多くのコピーをとるのは各回路基板上に設けたゲート
アレイで行なえる。しかし、ゲートアレイの製造公差の
なめに、同一ゲートアレイ内の同様な信号経路間の遅延
時間については、ばらつきを低く抑えることができるも
のの、ゲートアレイごとに、したがって回路基板ごとに
伝搬遅延時間がまちまちになりがちである。したがって
、クロックのサイクル時間を長くとって予想される伝搬
遅延時間のばらつきを吸収できるようにする対策がとら
れる。
クロックスキューエラーが累積されると、最後にはコン
ピュータシステムにおける性能の改善に対応できなくな
り、限界に達する。
従来より、基準であるマスタークロックを遅延させ、そ
の遅延ブロックと遅延をかけていない元のクロックとの
間で排他的論理和をとることでクロック周波数を倍にす
る周波数逓倍方式が採用されてきた。残念ながら、この
方式では、上述したゲートアレイ間の製造上のばらつき
以外に立上り／立上り時間にずれが生じ、出力クロック
信号が非対称（即ち、隣り合うサイクルの時間が等しく
なくなること）になってしまう。
更に、コンピュータシステムでは基準クロック信号、即
ちマスタークロック信号の倍数の周波数をもつクロック
信号が必要な場合が多く、このような高周波領域では上
述したクロック信号の分配に関する問題が更に悪化する
。
［発明の概要コ スキューエラーが小さくサイクル間の対称性がよい周波
数逓倍クロック信号を得るため、この発明では各回路基
板上に位相同期ループ（ＰＬＬ）を設け、基板内ゲート
アレイの出力をシステムの背面板（ｂａｃｋ　　ｐｌａ
ｎｅ）がら供給される共通の基準クロック信号と位相を
合致させる。即ち、ＰＬＬはゲートアレイへ入力される
クロック信号の遷移点を基準クロック信号に合うように
移動制御して、ゲートアレイ出力をこの基準に合致させ
ることにより、スキューエラーの蓄積を防止する。
更に、この発明の装置は、システム基本周波数（１８，
１８ＭＨｚ）の２倍の対称なりロック信号を得るために
、第２のサーボループを設け、この第２サーボループに
て生成信号を２で分周してそのサイクル時間を検出し、
論ＮＨのサイクル時間と論理りのサイクル時間との差を
得、この差に基づき生成信号を対称に調整する。
［実施例］ 以下、図面を参照してこの発明の詳細な説明する。
本実施例を組み込んだコンピュータシステム５０を第１
図に示す、ユーティリティ・ボードＳ２（ユーティリテ
ィ回路基板）内に、高安定度の１８．１８ＭＨｚ　　Ｔ
ＴＬ発振器５４が置かれる。
この発振器５４は、オープンコレクタの高出力電源バッ
ファを構成するＦ３０３８ゲート５６を駆動し、このゲ
ートを全ての（背面板）基準クロック信号に共通なソー
スとして作用させる。Ｆ３０３８の出力は８つの独特な
回路（１６個のレジスタ）をもつ５８でプルアップされ
て電源側として終端され、その８つの基準クロックのリ
ード線はユーティリティ・ボードを出てバス結合された
各ボード（回路基板）上のＰＬＬ入力部にある１０Ωの
直列抵抗と２個のショットキーダイオードでロード側と
して終端される。８つのクロック出力はそれぞれ時間的
に整合をとったエツチングラン６２を通ってバスボード
スロットに至る。ユーティリティボード用の基準クロッ
クも、池のボード７０Ａ、７０Ｂに対するクロックの伝
搬遅れに等しいエツチング遅延がかかるようにいったん
背面板に通された後で、ユーティリティ・ボード上に戻
される。
各ボード５２，７０，７０Ｂ上のクロック分配はＰＬＬ
ＤＯｎ７２と分配Ｊｌ’−）−７１，イ（ＳＣＲ）７４
で行われる。ＰＬＬ回路は各ボード上に一様にレイアウ
トされており、システムの全てのボードについて同様で
ある。更に、各ボードの全てのクロックの経路は１／４
インチ内で整合するようにそのパターンが印刷されてい
る。
ゲートアレイ７４の一部を構成するクロックファンアウ
ト論理回路はＩＣ３ＣＭＯＳゲートアレイであり、ゲー
トアレイのクロック分配部（ディストリビュータ部）と
呼ばれる。このクロック分配部からの出力でボード上に
ある全てのクロック入力ビンを直接に駆動する。クロッ
ク分配部への主要な入力にＰＬＬ７２から与えられる１
つの１８．１８ＭＨｚクロックと２つの遅延された１８
．１８ＭＨｚクロックとから成り、遅延クロックの遅延
時間はそれぞれ、５ｎｓ（％　０．７５ｎｓ）、１４．
７５ｎｓ　（％　０．７５ｎｓ）である、この他に入力
としてゲートアレイの他の部分から与えられるパワーオ
ン／リセット信号と５種類の制御信号がある。ゲートア
レイ７４のクロック分配部は、アレイ全体がユニット化
されているので、ピン間のスキューを十分に抑えた出力
クロックをファンアウトする。各出力クロックで４つの
負荷を駆動する。
更に、このチップは後述するように、１８．１８ＭＨｚ
と同期する３６．３６ＭＨｚの信号を形成する。
第２図のブロック図１００に示すように、本ＰＬＬ回路
は位相検出器１０２．誤差増幅器１０４゜低域フィルタ
１０６（オペアンプとそれに関連する抵抗とコンデンサ
を含む）、電圧制御クリスタル発振器１０８　（ＶＣＸ
Ｏ）　、及び遅延線１００を含んでいる０分配用のゲー
トアレイ７４を含むこの位相同期ルーグア２は異なるボ
ード７０上のデイストリビュータフ４間のスキューの相
違を補償し、これにより２クロ・ｙクソース間の大きな
スキューを補償するのに必要なバスインターフェース（
ＢＩＦ）の負担も軽減される。
ＶＣＸＯ１０８は高安定度で制御重圧範囲が０゜５〜４
．５Ｖの１８．１８ＭＨｚ　　ＶＣＸＯで構成される。
ＰＬＬ回路は、位相検出器１０２に入力されるＲとＶの
立上りエツジを揃えるように動作する。
ＶＣＸ０１０８はほぼ６０〜４０％のデューティ比をも
つ方形波を発生する。後述するデユーティ比制御回路１
１２がｖｃｘｏからの６０〜４０％のデユーティ比を補
正し、対称なデユーティ比をもつ３６．３６ＭＨｚクロ
ックを実現する。
位相検出器（コンパレータ）１０２はデイストリビュー
タフ４の出力と背面板からの基準クロックとの間の位相
のずれ（オフセット）を検出し、それを修正する（出力
を合致させる）４位相検出器（位相比較器）１０２は２
個のＥＣＬフリップフロップ（１０Ｈ１３１）と１個の
ＥＣＬ　　Ｎ。
Ｒゲート（１０Ｈ１０２）で構成され、その基準入力Ｒ
には背面板からのシステムクロック６０が供給される。
この基準背面板クロック信号は入力抵抗とショットキー
ダイオードとにより終端され、レベル変換され、クラン
プされて適正なＥＣＬ論理レベルと高速の立上り、立下
り特性をもつ信号となる。これと比較される可変人力（
Ｖ）はデイストリビュータフ４の出力からとられるので
ＶＣＸＯ出力を遅延させた信号とみなせる。デイストリ
ビュータフ４による遅延は、はぼ５ｎｓ〜１０ｎｓの範
囲で変動する。このデイストリビュータフ４の出力信号
も同様にレベル変換され、クランプされて適正なＥＣＬ
論理レベルと高速な立上り、立下り特性を持つ信号にさ
れる４位相検出器からの位相差パルス出力は１０４と１
０６で増幅され、ＵＡ７１４ＴＣオペアンプとそれに関
連するディスクレート素子とによって低域フィルタリン
グされる。（ＵＡ７１４ＴＣ）の差電圧増幅器１０４の
調整により、位相同期ループ全体に基準入力と同期化入
力間の誤差をＬｏｏｐｓ内に保つ。
３番目の主要ブロックは遅延線１１０である。
本実施例では遅延線１００として３出力のカスタム能動
遅延線を用いているが、個別のデバイスで構成してもよ
い、３出力のうち第１出力を主出力と考えて、残る２出
力をこの「主出力Ｊに関連付けて説明しよう、主出力信
号は、入力が所定のしきい値に対して変化してから３．
５ｎｓ±２゜Ｏｎｓ後にリード１１にその変化が現れる
。この遅れはＰＬＬの主ルーズの初期化で補償される。
好ましいパラメータとして以下の通りである。１つの等
価ＨＣ負荷を駆動するときの立上り、立下り時間が４ｎ
ｓ内、主出力１１１に対する第１のタップの遅延が立上
りから立上り、立下りから立下りのエツジで５ｎｓ（±
０．７５ｎｓ＞、主出力に対するもう１つタップの遅延
が立上りから立上り、立下りから立下りのエツジで１４
．７５ｎｓ（±０．７５ｎｓ、立上り時間補正に対し１
／４サイクル＋１ｎｓ）である。
デイストリビュータフ４の出力はその内部の回路、径路
の整合をよくとれるので極めて高い同期がとれる。各ボ
ードのディストリビュータは温度や電源電圧の変動によ
りその伝搬遅れが変化するが、ＰＬＬにより同期が維持
される。したがって、本方式はパワーアップ／ブートの
時にだけ製造公差を補償する方式に比べ、ボード間のク
ロックスキューを小さくできる。
３６．３６ＭＨｚの倍周波数クロック信号を生成するた
め、まず１８．１８ＭＨｚクロックを１４．７５％、０
．７５ｎｓの遅延線１１０に通す。
そしてノーマルの１８．１８ＭＨｚと遅延をつけた１８
．１８ＭＨｚ　（１５４）をデイストリビュータフ４ゲ
ートアレイに入力し、両信号の排他的論理和（ＥＸＯＲ
）を内部でとり、生成した３６゜３６ＭＨｚのクロック
信号（１５６）をリード１１４に出力する。ノーマルの
１８．１８ＭＨｚは他人力が接地されたＥＸＯＲゲート
にも通す、これによりゲートの遅延が相殺され、同期す
る１８゜１８ＭＨｚと３６．３６ＭＨｚのクロック信号
が得られる。遅延線のスキューは第３回のように立下り
エツジ１５２にしか現われない、システムのほとんどは
立上りエツジで動作するので立下りエツジのスキューは
最小パルス幅を確保できるかどうかの問題にしかならな
い。
デユーティ比の制御は重要な処理であり、１８゜！８Ｍ
Ｈｚ信号のデユーティ比が変動するとこれがデイストリ
ビュータフ４を含むＣＭＯＳゲートアレイの発生する３
６．３６ＭＨｚクロックを非対称（−周期における隣り
合うサイクル間に時間的なずれが生じた状態）にしてし
まう、１８．１８ＭＨｚクロックのデユーティ比制御は
、３６゜３６ＭＨｚクロックのサイクル時間を（約２７
゜５ｎｓに）保つのに必要である。第２図に示すように
、デユーティ比制御のための対称ループは１／２分周器
１１８、デユーティ比検出器１２０、誤差増幅器１２２
、低域フィルタ１２４、デユーティ比制御回路１１２を
含んでいる。このループは３６．３６ＭＨｚのサイクル
時間を一定に保つのに用いられるもので、これを１８．
１８ＭＨｚクロックのデユーティ比を制御することで達
成する。
デユーティ比を調節するため、３６．３６ＭＨｚクロッ
クをＥＣＬフリップフロッ１１１８で１／２に分周する
。Ｈの時間とＬの時間の長さが合わないと、誤差信号が
デユーティ比検出器１２０で発生し、１２２で増幅され
、１２４でフィルタリングされる。一方、ｖｃｘｏの立
上り時間と立下り時間はデユーティ比制御回路１１２内
のＲＣ回路で約２０ｎｓに引き伸ばされる。フィルタリ
ングした誤差信号と立上り、立下りエツジに時間をもた
せたｖｃｘｏ出力とにより、デユーティ比制御回路の出
力する制御信号の時間平均ＤＣレベルが（フィルタ１２
４の出力信号に応じて）シフトし、これにより遅延線１
１０出力のデユーティ比がＤＣレベルの変化に相当する
分だけ、即ちエツジを引き伸ばしたｖｃｘｏ信号上にお
いて遅延線１１０の固定しきい値をクロスする時点（Ｖ
Ｃｘｏｉｏｓからのエツジをなまらせた発振信号とフィ
ルタ１２４からの誤差信号とを比較する差動バッファな
いし差動比較器の出力に現われる）の変動に従って変更
される。このようにして制御されるデユーティ比により
、３６．３６ＭＨｚクロックのサイクル間時間変動が最
小に抑えられる。
クロック・デイストリビュータフ４のクロック信号出力
を受けるゲートアレイで生じるクロックの遅れは製造等
のパラメータに依存し、代表的には高速アレイの場合で
約５ｎｓ、低速アレイの場合で約ｔｏｎｓの遅延が生じ
る。クロックの径路にこの遅延分を加えてセットアツプ
／ホールド（Ｓ／Ｈ）時間を評価する必要がある。これ
が問題となるのは例えば、ボード上でＴＴＬ　　ＭＳＬ
レジスタ（図示せず）も使用することとし、ゲートアレ
イとＴＴＬ　　ＭＳＩＳリレタ間でデータ転送を行うよ
、うな場合である。（ゲートアレイとレジスタの両方に
）共通なりロックを用いると、ゲートアレイのデータ入
出力時点より５〜ＩｏｎＳ前にレジスタのデータ入出力
が生じる。これを補償するため、遅延線（リード１１６
）によるクロック遅延をレジスタの動作に加える。遅延
線にもたせる遅延時間はクロックツリー遅延の合計、即
ち、ゲートアレイのデータ入出力に要する時間とレジス
タのセットアツプ／ホールドに要する時間とに基づいて
決められる。これにより、デイストリビュータフ４の出
力するクロックに所望の大きさの遅延がかかる。このア
レイは主１８．１８ＭＨｚをクロックのファンアウト部
（ツリー）と同様な遅延クロック信号用のファンアウト
部を含んでいる。
遅延線にもたせる遅延量はレジスタとの間でのデータ転
送におけるセットアツプとホールドの時間から評価選定
できる。ホールド時間が遅延線の最小値を定め、セット
アツプ時間が遅延線の最大値を定め、最適値は５ｎｓで
求められた。
Ｆｌｏｙｄ　　Ｍ、Ｇａｒｄｎｅｒの″ＬｏｏｐＦｕｎ
ｄａｍｅｎｔａｆｓ　　　（Ｐｈａｓｅｌ。
ｃｋ　　Ｔｅｃｈｎｉｑｕｅｓ、　　第２版１９７９年
、Ｊｏｈｎ　　Ｗｉｌｅｙ　　＆　　Ｓ。
ｎｓ、Ｉｎｃ　　出版）の第８〜１１頁に従って計算で
きる。ループの誤差増幅等はこの文献の第１１頁に示さ
れる誤差入力変動（ｄｉｆｆｅｒｅｎｔｉａｌ　　１ｎ
ｐｕｔ　　ｖａｒｉａｔｉｏｎ）に相当するものである
。以下に、ＰＬＬのパラメータの計算例を示す。
【図面の簡単な説明】
第１図は、クロック分配のブロック図である。 第２図は、位相同期ループのブロック図である。 第３図は、周波数ｎ倍におけるエラーを示すタイミング
チャートである。 第４図は、位相同期ループの誤差増幅器の構成図である
。 ６０：基準ブロック信号 ７２：位相同期ループ（ＰＬＬ） ７４：クロックデストリピユータ ０２：位相検出器 ｏ４：誤差増幅器 ０６．１２４：低域フィルタ ０８　：　ＶＣＸＯ（＠圧制御発振器）１０：遅延器

Claims (7)

    【特許請求の範囲】
  1. （１）同期クロック信号を生成する装置において、基準
    クロック信号を供給する手段と、互いに選択された位相
    関係を有し、かつ、前記基準クロック信号に対して遅延
    された複数のクロック出力信号を発生するクロック信号
    分配手段と、前記基準クロック信号と、前記クロック信
    号分配手段の発生する前記複数のクロック出力信号の中
    から選択した１つのクロック出力信号とを受け、前記ク
    ロック信号分配手段に出力信号を供給して前記クロック
    信号分配手段の出力信号と前記基準クロック信号との間
    の位相関係を維持する位相同期手段とを含み、これによ
    り、前記分配手段の遅延を補償する装置。
  2. （２）前記クロック信号分配手段から選択した前記１つ
    のクロック信号出力は前記クロック信号分配手段の他の
    クロック出力信号とは異なる遅延関係を前記基準信号に
    対して有する請求項１記載の装置。
  3. （３）前記位相同期手段の出力信号を受け、この出力信
    号の整数倍の周波数を持つ出力信号を発生する周波数逓
    倍手段を更に設けた請求項１記載の装置。
  4. （４）前記周波数逓倍手段の出力信号は前記位相手段の
    出力信号に対して各々が特定のデューティ比をもつ複数
    の部分を含み、更に前記複数の部分の各々を選択したデ
    ューティ比に制御するデューティ比制御手段を設けた請
    求項３記載の装置。
  5. （５）前記周波数逓倍手段の出力信号は前記位相同期手
    段の出力信号の各部に対応して２つの部分を含み、前記
    デューティ比制御信号は各々の前記２つの部分のデュー
    ティ比をほぼ等しくする請求項４記載の装置。
  6. （６）前記基準クロック信号の対応する各部に対して複
    数の部分を含む出力信号を発生する周波数逓倍手段と、
    前記周波数逓倍手段の出力信号の各部のデューティ比を
    選択的に調節するデューティ比調節手段とを含む、基準
    クロック信号から周波数逓倍信号を生成する装置。
  7. （７）前記周波数逓倍手段の出力信号は前記基準クロッ
    ク信号の各部につき２つの部分を含み、前記デューティ
    比調節手段は前記２つの部分の第１の部分と第２の部分
    との間のデューティ比をほぼ等しく維持する請求項６記
    載の装置。
JP1281588A 1988-10-28 1989-10-27 同期化クロック生成装置 Pending JPH02224104A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US263714 1988-10-28
US07/263,714 US5008636A (en) 1988-10-28 1988-10-28 Apparatus for low skew system clock distribution and generation of 2X frequency clocks

Publications (1)

Publication Number Publication Date
JPH02224104A true JPH02224104A (ja) 1990-09-06

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ID=23002950

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1281588A Pending JPH02224104A (ja) 1988-10-28 1989-10-27 同期化クロック生成装置

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US (1) US5008636A (ja)
EP (1) EP0366326B1 (ja)
JP (1) JPH02224104A (ja)
DE (1) DE68926842T2 (ja)

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