JPH02224158A - キャッシュメモリ装置及びデータ処理装置並びにデータアクセス方法とキャッシュメモリへのデータ格納方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主メモリへのアクセスを高速に行うために主
メモリとプロセッサとの間に設けるキャッシュメモリに
係り、特に、キャッシュメモリがミスヒツトしたときの
性能低下を抑制するに好適なキャッシュメモリ装置及び
この装置を備えるデータ処理装置並びにデータアクセス
方法とキャッシュメモリへのデータ格納方法に関する。

〔従来の技術〕

一般的に、計算機システム等のデータ処理装置では、デ
ータ処理を行うプロセッサの内部処理速度に比較して、
主メモリへのアクセス速度は数倍〜数十倍も遅く、処理
に必要な命令やデータを命令実行毎に主メモリから読み
出していたのでは、命令の高速化は望めないものとなっ
ている。そこで、主メモリの内容の一部を、処理装置内
部に置く高速メモリにコピーしておき、主メモリへの大
部分のメモリアクセスをその高速メモリに対して行なう
ようにし、処理の高速化を図っている。この高速メモリ
がキャッシュメモリと称されているものである。キャッ
シュメモリの目的は、上述したように処理の高速化、更
に詳しくはメモリアクセスの高速化にある。キャッシュ
メモリは主メモリの格納データの一部をコピーしておく
メモリであり、大部分のメモリアクセスはキャッシュメ
モリにて処理する一方、必要なデータがキャッシュメモ
リにないときは、必要なデータを含む数パイトル十数バ
イトのデータ（これをブロックと呼ぶ）を主メモリから
転送させ記憶する（すなわちコピーする）ことで、メモ
リアクセス全体としての処理時間が短縮化される。必要
なデータだけでなく将来必要とするデータを予め併せて
キャッシュメモリに転送記憶しておく場合は、キャッシ
ュメモリによる効果がより効果的に発揮されるとことな
るわけである。

ところで、通常キャッシュメモリの１ブロックは十数バ
イトであり、キャッシュミスヒツト時に主メモリから行
なうデータ転送は複数回必要となる。この複数回のデー
タ転送は、プロセッサが必要とするデータから順次転送
するのが普通である。

しかし、プロセッサに必要なデータのを送った後も、残
りのデータの主メモリからキャッシュメモリへの転送が
終了し、キャッシュメモリに１ブロックのデータ全てが
書込終了となるまで、プロセッサからのキャッシュメモ
リに対するアクセスを受付られないという問題があった
。もし１次のアクセスを受付可能とし、このアクセスが
同一ブロックへのアクセスであるときは、すでに主メモ
リに対してアクセス起動しているアドレスに対し、再度
アクセス起動してしてしまうという無駄が生じる。

この欠点に対して、特開昭５９−２０３２９１号公報記
載の従来技術では、主メモリに対してアクセス中のアド
レスを記憶しておき、プロセッサのアクセスが現在主メ
モリにアクセス中のアドレスがどうかを判定できるよう
にし、その判定の結果、アクセス中の場合は現アクセス
終了を待ち、アクセス中でない場合は、直ちにキャッシ
ュメモリからデータを読み出す方式を採用している。

〔発明が解決しようとする課題〕

特開昭５９−２０３２９１号公報記載の従来技術を採用
すると、主メモリからの応答を待たずに、現在の主メモ
リアクセス中以外のブロックに対し、直ちにキャッシュ
メモリからデータの読み出しが可能となる。しかし、こ
の従来技術も、主メモリからの応答に対応してキャッシ
ュメモリへの書き込みが必要であり、キャッシュメモリ
書き込み中にプロセッサからのアクセスを受け付けられ
ないという問題がある。１ブロックのデータ長が短い場
合には、それ程待ち時間は長くないが、１ブロックのデ
ータ長が十数バイトと長くなると、プロセッサの待ち時
間が長くなり、データ処理に時間ががかってしまう。

本発明の第１の目的は、キャッシュメモリへのミスヒツ
ト率が少なくプロセッサの待ち時間を短くするキャッシ
ュメモリ装置を提供することにある。

本発明の第２の目的は、キャッシュメモリへのミスヒツ
ト率が少なくプロセッサの待ち時間を短くする上記キャ
ッシュメモリ装置１備えるデータ処理装置を提供するこ
とにある。

本発明の第３の目的は、上記データ処理装置におけるプ
ロセッサの待ち時間の短いデータアクセス方法を提供す
ることにある。

本発明の第４の目的は、上記データ処理装置においてプ
ロセッサのデータ読み出し時間を短くするキャッシュメ
モリへのデータ格納方法を提供することにある。

〔Ｗ題を解決するための手段〕

上記第１の目的は、キャッシュメモリ装置内にキャッシ
ュメモリの他にバッファ手段を設け、主メモリから読み
出したデータを該バッファ手段に一時的に格納し、プロ
セッサからのアクセスがキャッシュメモリに対してない
ときに、前記バッファ手段の格納データをキャッシュメ
モリに転送して書き込むようにすることで、達成される
。

上記第２の目的は、データ処理装置として、少なくとも
プロセッサと主メモリと上記第１の目的を達成するキャ
ッシュメモリ装置を備えるようにすることで、達成され
る。

上記第３の目的は、プロセッサからアクセスするデータ
がキャッシュメモリ内にあるときはニーから該当データ
を読み出してプロセッサに送り、バッファ手段内にある
ときはここから該当データを読み出してプロセッサに送
り、両方に該当データがないとき主メモリから該当デー
タを読み出してプロセッサに送ると共にこのデータをバ
ッファ手段に格納することで、達成される。

上記第４の目的は、バッファ手段の格納データをキャッ
シュメモリに転送して書き込む時としてプロセッサのア
クセスがキャッシュメモリに対するものでないときを選
び、キャッシュメモリへの書き込みがキャッシュメモリ
へのデータアクセスと重ならないようにすることで、達
成される。

〔作用〕

本発明のキャッシュメモリ装置では、キャッシュメモリ
の他にバッファ手段を持つので、キャッシュメモリへの
データ書き込みとキャッシュメモリへのデータアクセス
が重なるような場合にはキャッシュメモリへ書き込むデ
ータをこのバッファ手段に保持しておくことができる。

本発明のデータ処理装置では、上記キャッシュメモリ装
置を備えるので、キャッシュメモリへのデータアクセス
時にキャッシュメモリへの書き込みデータをバッファ手
段に保持でき、キャッシュメモリへのデータアクセスの
待ち時間が短くなる。

本発明のデータアクセス方法では、プロセッサが要求す
るデータを、該データを格納したキャッシュメモリある
いはバッファ手段から読み出し、これらにデータが無い
ときに主メモリから読み出しこのときバッファ手段のデ
ータをキャッシュメモリに転送するので、プロセッサの
待ち時間が短くなる。

本発明のキャッシュメモリへのデータ格納方法によれば
、プロセッサによるキャッシュメモリへのデータアクセ
スとバッファ手段からキャッシュメモリへのデータ転送
が重ならないので、プロセッサのキャッシュメモリアク
セスがデータ書き込み待ちとなる時間がなくなる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第２図は、本発明の一実施例に係るキャッシュメモリ装
置を備えるデータ処理装置の要部構成図である。プロセ
ッサ１と主メモリ３との間には、詳細は後述するキャッ
シュメモリ装置（キャッシュユニット）２が介挿され、
プロセッサ１とキャッシュメモリ装置２とは、制御バス
（Ｃ）４とアドレスバス（Ａ）５とデータバス（Ｄ）６
とで接続され。

キャッシュメモリ装！ｉ１２と主メモリ３とは、メモリ
制御バス（ＭＣ）７とメモリ゛アドレスバス（ＭＡ）８
とメモリデータバス（ＭＤ）９とにより接続されている
。尚、このデータ処理装置はプロセッサとキャッシュメ
モリ装置を１個づつ備えているが、１つのキャッシュメ
モリ装置２に複数のプロセッサを接続したデータ処理装
置にも本発明を適用でき、また、複数のプロセッサ対応
にキャッシュメモリ装置２を設け、各キャッシュメモリ
装Ｍ２を主メモリに接続した構成のデータ処理装置にも
本発明を適用できることはいうまでもない。

プロセッサ１は命令を実行するものであり、各バス４，
５．６により、キャッシュメモリ装置２に対して命令リ
ードやオペランドデータのリード及びライトのアクセス
を行う、このとき、制御バス４を介して起動情報や応答
情報を送受する。アドレスバス５は１例えば２８ビツト
の主メモリ３アドレスである０通常、プロセッサ１は、
論理アドレスによりリード及びライトを行うが１本実施
例では、この論理アドレスの主メモリアドレスへの変換
はプロセッサ１内で行う、キャッシュメモリ装置２は、
主メモリ３の格納データのコピーデータを格納しておく
通常のキャッシュメモリのかほにバッファ手段としての
レジスタを備えており、各バス７．８．９を介してデー
タのアクセスを主メモリ３に対して行う、尚、第２図に
は、入出力装置その他の９本発明の説明に不要な装置は
、図示を省略している。

この実施例では、プロセッサ１が必要とする４バイトの
情報を主メモリ３から読み出すとき、この４バイトの情
報を含む４バイト毎の情報４個で構成される１ブロック
（データ長１６バイト）のデータを読み出し、必要な４
バイトの情報をプロセッサ１に送ると共にこの１ブロッ
クのデータをキャッシュメモリ装置２に格納するものと
する。

第１図は、キャッシュメモリ装置２の詳細構成図である
。このキャッシュメモリ装［２は、キャッシュメモリを
構成するキャッシュディレクトリ２０１とキャッシュデ
ータ格納部２０２を備え、キャッシュディレクトリ２０
１にはキャッシュメモリ内に目的のコピーデータがある
か否かを示す有効フラグ２０５（このフラグは、ブロッ
ク単位毎に１ビツトづつ有る。）が設けられている。

キャッシュメモリ装置２は更に、上記キャッシュメモリ
の他に、キャッシュデータ格納部２０２に主メモリから
読み出したデータを格納する前に該１ブロック分のデー
タを一時格納する書込保留データレジスタファイル２０
８と、該データの主メモリアドレスを格納する書込保留
アドレスレジスタ２０６とを備えている。レジスタファ
イル２０８は、４バイトのデータのを格納する４個のレ
ジスタから成り、レジスタ数に対応するビット数のフラ
グ２０９をを備えている。また、アドレスレジスタ２０
６も、書込保留アドレスに対して１ビツトのフラグ２０
７を備えている。

尚、上記キャッシュディレクトリ２０１は１６にエント
リであり、キャッシュデータ格納部２０２は２５６にバ
イトである。

キャッシュメモリ装置２は更に、キャッシュディレクト
リ３０１に登録している主メモリアドレスとプロセッサ
１からの現アクセスアドレスとを比較する比較器２０３
と、書込保留アドレスレジスタ２０６に登録している主
メモリアドレスとプロセッサ１からの現アクセスアドレ
スとを比較する比較器２０４とを備えている。また、プ
ロセッサ１からのアドレスあるいは書込保留アドレスレ
ジスタ２０６内の格納アドレスの一方を選択してキャッ
シュディレクトリ２０１に入力するセレクタ２１３と、
プロセッサ１からのアドレスあるいは書込保留アドレス
レジスタ２０６の格納アドレスの一方を選択してキャッ
シュデータ格納部２０２に入力するセレクタ２１４と、
セレクタ２１２とセレクタ２１５及びキャツシュメモリ
装置２全体を制御するキャッシュユニット制御部２１０
並びに出力バッファ２１６〜２１８を備えている。セレ
クタ２１２は、レジスタファイル２０８の格納データを
キャッシュデータ格納部２０２に格納するときに該格納
データを選択し、プロセッサ１から主メモリ３に対して
書き込みを実行する場合にキャツシュヒツトであれば主
メモリ３のデータ書き替えと同時にキャッシュデータ格
納部２０２のデータを書き替えるときプロセッサ１から
の書き替えデータを選択するものである。また、セレク
タ２１５は、プロセッサ１ヘデータを送るときにレジス
タファイル２０８の格納データあるいはキャッシュデー
タ格納部２０２の格納データの一方を選択するものであ
る。キャッシュユニット制御部２１０は、制御バス４，
７を介してプロセッサ１や主メモリ３との制御情報を送
受する他、上記セレクタ２１２〜２１５に切り換え制御
信号を送出したり。

各比較器２０３．２０４の比較結果や、フラグ２０５　
、２０７　。

２０９の値を読み込み、フラグ値を書き替えたり、レジ
スタファイル２０８やキャッシュデータ格納部２０２に
対しブロック内アドレス信号を送出するものである、出
カバソファ２１６〜２１８は通常設けられるバッファで
あり１本発明とは直接関係ないのでその説明は省略する
。

上述した構成のキャッシュメモリ装置を備えるデータ処
理装置におけるデータアクセス方法を次に説明する。

本発明では、プロセッサ１が要求するデータがこのキャ
ッシュメモリ装置２のキャッシュデータ格納部２０２に
もまたレジスタファイル２０８にも無い場合には、主メ
モリ３にアクセスして該当データを含む１ブロック分の
データを読み出し、この読み出したデータを先ずレジス
タファイル２０８に格納する。プロセッサ１が要求する
データがキャッシュデータ格納部２０２やレジスタファ
イル２０８にある場合にはそこから該当データを読み出
してプロセッサｌに送る。レジスタファイル２０８の格
納データは、プロセッサ１からのアクセスがキャッシュ
データ格納部へのデータアクセスで無いときつまり主メ
モリ３に対するアクセスのとき、キャッシュデータ格納
部２０２に転送し書き込む。

第３図は、第１図に示すキャッシュユニット制御部での
データアクセス制御手順を示すもので、このキャッシュ
ユニット制御部は、制御バス４を介してのプロセッサ１
からのアクセス要求を待機する（ステップｔｏｉ）、ア
クセス要求が有る場合には次にステップ１０２に進み、
該アクセス要求に係るデータがバッファ（レジスタファ
イル２０８）に有るか否かを判定する。この判定は、前
回アドレス（アドレスレジスタ２０６の格納データ）と
現アドレスとを比較する比較器２０４が一致判定を出す
か否か、且つ、有効フラグ２０７がｏｎかｏｆｆかで行
う。比較器２０４の結果が一致であったとしても。

それだけではレジスタファイル２０８に該当データがあ
るとは言い切れないので、フラグ２０７でも判定する。

ここで、比較器２０４が一致を判定し、フラグ２０７が
Ｏｎの時（バッファヒツト）はステップ１０９に進み、
今度は有効フラグ２０９がＯｎであるか否かを判定する
。有効フラグ２０９は前述したように４ビツト構成であ
り、レジスタファイル２０８を構成する４つのレジスタ
のうち該当するデータが対応するレジスタに格納された
か否かを該当ビットにより判定するのである。該当レジ
スタのフラグがｏｎのなるのを待機し、ｏｎになった時
はそのレジスタの格納データをプロセッサ１に転送しく
ステップ１１０）でステップ１０１に戻る。

ステップ１０２での判定がバッファヒツトで無い場合は
、バッファには該当データは無いので、次にステップ１
０３にてキャッシュデータ格納部２０２に該当データが
あるか否かを判定する。キャッシュデータ格納部２０２
に該当データがあるか否かは。

比較器２０３の比較結果と有効フラグ２０５の値により
判定する。これは、ステップ１０２の判定と同様である
。つまり、キャッシュディレクトリ２０１は。

該当データがキャッシュデータ格納部２０２に無い場合
でも成るパターンのデータを比較器２０３に出力してお
り、これがたまたま該当アドレスと一致した場合には、
比較器２０３で一致の誤判定をしてしまう、このような
誤判定を回避するためにフラグ２０５の値でも判定する
。比較器２０３とフラグ２０５の値の両方で該当データ
がキャッシュデータ格納部２０２にあると判定された場
合（キャツシュヒツト）はステップ１１１に進み、キャ
ッシュデータ格納部２０２から該当データを読み出して
プロセッサ１に転送し、ステップ１０１に戻る。

該当データがキャッシュデータ格納部２０２に無い場合
にはステップ１０３からステップ１０４に進み、有効フ
ラグ２０７が。ｎであるか否がを判定する。

このステップ１０４は、前回のプロセッサ１からのアド
レス要求により現在主メモリ３ヘアドレス中であるか否
かを判定するために設けたものである。

このステップ１０４で、有効フラグ２０７がＯｎでない
と判定されたときは主メモリに対しアクセス中でないの
で主メモリ３にアクセスできると判断できる。そこで、
ステップ１１２に進んで、主メモリ３に対し必要とする
情報を含む１プロ°ツクのデータの転送を起動し、後述
するステップ１０８に進む。

ステップ１０４で有効フラグ２０７が。ｎであると判定
された場合は、現在、前回要求された情報を含む１ブロ
ック分のデータが主メモリ３からレジスタファイル２０
８に転送されている最中であり、現アドレス要求により
直ちに主メモリ３にアクセスすることはできないことを
示す、この転送が終了したか否かを判定するため、ステ
ップ１０５では。

有効フラグ２０９の全ビットがＯｎになったか否かを判
定する。有効フラグ２０９の全ビットがｏｎのときは、
上記転送が終了しているので、今回のアクセスを主メモ
リ３に対して行うことができる。

そこで、次のステップ１０５では、主メモリ３に対して
１ブロックのデータ転送を起動する。そして、この主メ
モリ３の応答待ち中に、前回書き込まれたアドレスレジ
スタ２０６及びレジスタファイル２０８の夫々の内容を
キャッシュディレクトリ２０１及びキャッシュデータ格
納部２０２に転送し、有効フラグ２０９の全ビットをク
リアする（ステップ１０７）。

このステップ１０７あるいは前記ステップ１１２の次の
ステップとなるステップ１０８では、現アクセスアドレ
スを書込保留アドレスレジスタ２０６へ書き込むと共に
、有効フラグ２０７をＯｎにし、前記ステップ１０９に
進む、キャッシュユニット制御部では、この第３図の処
理と並行して第４図の処理を実行し、主メモリ３からの
データ転送を待機しくステップ１１３）　、データ転送
があった場合にはこのデータをレジスタファイル２０８
に書き込み、書き込みが終了したレジスタに対応する有
効フラグ２０９の該当ビットをＯｎにする（ステップ１
１４）。

キャッシュユニット制御部は、第３図のステップ１０９
で、プロセッサ１が要求するデータ（通常は、プロセッ
サが要求した４バイトのデータを先頭とする１６バイト
のデータが読み出されるので、この１ブロックのデータ
のうちの最初の４バイトのデータ）を格納するレジスタ
の有効フラグ２０９がｏｎになったことを判定してステ
ップ１１０に進み、該レジスタの格納データをプロセッ
サ１に転送する。

尚、上述した実施例では、１ブロックのデータをバッフ
ァに書き込み、この１ブロックのデータをキャッシュデ
ータ格納部に転送するようにしたが、本発明はこれに限
定されるものではなく１例えば、主メモリ３から読み出
した１ブロック分のデータのうちプロセッサ１が必要と
する４バイトの情報をプロセッサ１に送るときに該情報
のコピーをキャッシュデータ格納部２０２に送って書き
込み、残りの１２バイトのデータを後でレジスタファイ
ル２０８からキャッシュデータ格納部２０２に転送書き
込みするようにしてもよい。

実施例で説明したキャッシュメモリ装置を備えるデータ
処理装置でのデータアクセス方法やキャッシュメモリへ
のデータ格納方法によれば、キャッシュミスヒツト時の
処理時間をキャッシュメモリへのデータ書き込み時間分
だけ短縮でき、且つプロセッサからの次のアクセスを直
ちに受け付けることができる。従来のキャッシュメモリ
では、第５図（ａ）に示す様に、キャッシュライトの期
間プロセッサは待ち状態となるが、同図（ｂ）に示す様
に、本実施例によれば、キャッシュライトを主メモリリ
ード時に行うので、プロセッサの待ち時間が無くなる。

〔発明の効果〕

本発明のキャッシュメモリ装置を備えるデータ処理装置
でのデータアクセス方法やデータ格納方法によれば、キ
ャッシュライト時のプロセッサの待ち時間がなくなるの
で、処理の高速化を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るキャッシュメモリ装置
の構成図、第２図はデータ処理装置の要部構成図、第３
図及び第４図は第１図に示すキャッシュユニット制御部
の制御手順を示すフローチャート、第５図（ａ）　、　
（ｂ）は従来と本発明を比較するタイミングチャートで
ある。 １・・・プロセッサ、２・・・キャッシュメモリ装置、
３・・・主メモリ、４〜９・・・バス、２０１・・・キ
ャッシュディレクトリ、２０２・・・キャッシュデータ
格納部。 ２０３、２０４・・・比較器、２０５．２０７．２０９
・・・有効フラグ。 ２０６・・・書込保留アドレスレジスタ、２０８・・・
書込保留データレジスタファイル、２１０・・・キャッ
シュユニット制御部。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサからアクセスされたデータを主メモリか
   ら読み出し該データのコピーを格納しておくキャッシュ
   メモリ装置において、主メモリから読み出したコピーデ
   ータ１ブロック分を格納するバッファ手段と、プロセッ
   サのアクセスが自己に対するものでないときに前記バッ
   ファ手段の格納データの転送を受け格納するキャッシュ
   メモリとを備えることを特徴とするキャッシュメモリ装
   置。 ２、プロセッサからアクセスされたデータを含む１ブロ
   ック分のデータを主メモリから読み出し該データのコピ
   ーを格納しておくキャッシュメモリ装置において、更新
   終了直前までプロセッサから次のアクセスを受付可能と
   したキャッシュメモリと、プロセッサからの前アクセス
   で主メモリから読み出された１ブロック分のデータのコ
   ピーを前記キャッシュメモリの更新終了直前まで一時的
   に格納しプロセッサのキャッシュメモリに対するアクセ
   ス終了後に該格納データを該キャッシュメモリに転送す
   るバッファ手段とを備えることを特徴とするキャッシュ
   メモリ装置。 ３、請求項１又は請求項２に記載のキャッシュメモリ装
   置であって、バッファ手段は、少なくもデータを保持す
   るレジスタと該データの主メモリアドレスを保持するレ
   ジスタとを備えることを特徴とするキャッシュメモリ装
   置。 ４、請求項１乃至請求項３のいずれかに記載のキャッシ
   ュメモリ装置であって、プロセッサからのアクセスがキ
   ャッシュメモリの格納データに対するアクセスであるか
   否かを判定し該格納データに対するアクセスの場合には
   該格納データをプロセッサに送出する判定手段を備える
   ことを特徴とするキャッシュメモリ装置。 ５、請求項１乃至請求項３のいずれかに記載のキャッシ
   ュメモリ装置であって、プロセッサからのアクセスがバ
   ッファ手段の格納データに対するアクセスであるか否か
   を判定し該格納データに対するアクセスの場合には該格
   納データをプロセッサに送出する判定手段を備えること
   を特徴とするキャッシュメモリ装置。 ６、プロセッサからアクセスされたデータを主メモリか
   ら読み出し該データのコピーを格納しておくキャッシュ
   メモリ装置において、プロセッサからアクセスされ主メ
   モリから読み出されたデータを一時格納すると共にプロ
   セッサからのアクセスを受付可能とするバッファ手段と
   、格納データの更新終了直前までプロセッサからのアク
   セスを受付可能としプロセッサからの自己に対するアク
   セス終了後に前記バッファ手段の格納データの転送を受
   けてこれを格納するキャッシュメモリと、プロセッサが
   アクセスするデータが前記キャッシュメモリ内にあるか
   前記バッファ手段内にあるかそれともいずれにもなく主
   メモリから読み出さなければならないかを判定し該当箇
   所から必要なデータを読み出してプロセッサに送る制御
   手段とを備えることを特徴とするキャッシュメモリ装置
   。 ７、データ処理を行うプロセッサと、該プロセッサが必
   要とするデータを格納した主メモリと、前記プロセッサ
   がアクセスした前記主メモリ内のデータのコピーを格納
   する請求項１乃至請求項７のいずれかに記載のキャッシ
   ュメモリ装置とを備えて成ることを特徴とするデータ処
   理装置。 ８、請求項７記載のデータ処理装置において、プロセッ
   サがアクセスする情報がキャッシュメモリ装置にない場
   合に該情報を含む１ブロック分のデータを主メモリから
   読み出して前記情報をプロセッサに送ると共に、該１ブ
   ロック分のデータをキャッシュメモリ装置のバッファ手
   段に格納し、該バッファ手段の格納データはプロセッサ
   がアクセスする情報を主メモリから読み出すときにキャ
   ッシュメモリ装置のキャッシュメモリに転送して書き込
   み、プロセッサがアクセスする情報がキャッシュメモリ
   装置のバッファ手段内にある場合には該バッファ手段か
   ら該当する情報を読み出してプロセッサに送り、プロセ
   ッサがアクセスする情報がキャッシュメモリ装置のキャ
   ッシュメモリ内にある場合は該キャッシュメモリから該
   当する情報を読み出してプロセッサに送るようにしたこ
   とを特徴とするデータアクセス方法。 ９、請求項７記載のデータ処理装置において、プロセッ
   サがアクセスする情報がキャッシュメモリ装置にない場
   合に該情報を含む１ブロック分のデータを主メモリから
   読み出して該情報をプロセッサに送ると共に該情報をキ
   ャッシュメモリ装置のキャッシュメモリに書き込み更に
   この１ブロック分のデータあるいは該データから前記情
   報を除いた部分をキャッシュメモリ装置のバッファ手段
   に格納し、該バッファ手段の格納データはプロセッサが
   アクセスする情報を主メモリから読み出すときにキャッ
   シュメモリ装置のキャッシュメモリに転送して書き込み
   、プロセッサがアクセスする情報がキャッシュメモリ装
   置のキャッシュメモリ内にある場合には該キャッシュメ
   モリから該当する情報を読み出してプロセッサに送り、
   プロセッサがアクセスする情報がキャッシュメモリ装置
   のバッファ手段内にある場合は該バッファ手段から該当
   する情報を読み出してプロセッサに送るようにしたこと
   を特徴とするデータアクセス方法。 １０、請求項７記載のデータ処理装置において、プロセ
   ッサの前のアクセスにより主メモリから読み出したデー
   タのコピーを一時格納したバッファ手段の格納データを
   キャッシュメモリに転送して書き込むとき、プロセッサ
   からキャッシュメモリへのデータアクセスと重ならない
   ようにしたことを特徴とするキャッシュメモリへのテデ
   ータ格納方法。