JPH02224225A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02224225A JPH02224225A JP18017089A JP18017089A JPH02224225A JP H02224225 A JPH02224225 A JP H02224225A JP 18017089 A JP18017089 A JP 18017089A JP 18017089 A JP18017089 A JP 18017089A JP H02224225 A JPH02224225 A JP H02224225A
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- high melting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に半導体集積
回路で使用される配線を高融点金属シリサイド層で形成
するものに関する。
回路で使用される配線を高融点金属シリサイド層で形成
するものに関する。
一般に、ＭＯ８集積回路を縮小化して集積度の向上を計
る場合、ＭＯＳ ）ランジスタ（ＭＯ８Ｔ ）のダート
長、ダート幅の縮小化のみでなく、配線及びコンタクト
領域のトータルな縮小化が重要となる。
る場合、ＭＯＳ ）ランジスタ（ＭＯ８Ｔ ）のダート
長、ダート幅の縮小化のみでなく、配線及びコンタクト
領域のトータルな縮小化が重要となる。
第２図はＡ Ｎｅｗ Ｄｅｖｉｃｅ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ ＳｃｈｅｍｅＦｏｒ Ｓｕｂ−Ｍｉｃｒｏｎ
ＶＬＳＩ”ＩＥＤＭ １９８４ Ｔｅｃｈｎｉｃａｌ
ＤｉｇｅｓｔｐｐＨ８−１２１に提案された、この種
の従来の配線製造方法である。これはＣＭＯ８集積回路
中によく現れるＮＭＯ８ＴとＰＭＯ８Ｔとの接続をＡｔ
配線ではなく、高融点金属シリサイド配線を直接用いて
縮小化を計ったものである。このシリサイド化配線プロ
セス？説明する。
ｎｅｃｔ ＳｃｈｅｍｅＦｏｒ Ｓｕｂ−Ｍｉｃｒｏｎ
ＶＬＳＩ”ＩＥＤＭ １９８４ Ｔｅｃｈｎｉｃａｌ
ＤｉｇｅｓｔｐｐＨ８−１２１に提案された、この種
の従来の配線製造方法である。これはＣＭＯ８集積回路
中によく現れるＮＭＯ８ＴとＰＭＯ８Ｔとの接続をＡｔ
配線ではなく、高融点金属シリサイド配線を直接用いて
縮小化を計ったものである。このシリサイド化配線プロ
セス？説明する。
先ず、通常よく用いられるＣＭＯＳプロセスに従って、
Ｐ型シリコン基板２００にＰＭＯ８Ｔ用のＮウェル領域
２０１ｆ作シ、ＬＯＣＯ８法等を用いて素子分離領域と
なるフィールド酸化膜２０２を形成する。
Ｐ型シリコン基板２００にＰＭＯ８Ｔ用のＮウェル領域
２０１ｆ作シ、ＬＯＣＯ８法等を用いて素子分離領域と
なるフィールド酸化膜２０２を形成する。
引き続きケ９−ト酸化膜２０３及びゲートポリシリコン
２０４を成長させ、パターニングしてダート領域を形成
する。さらに、ダートの側壁部にサイドウオール２０５
ｆ形成し、ＮＭＯ８Ｔのソース・ドレイン領域にはＮ型
不純物（Ａｓ 、 Ｐ等）１−、またＰＭＯ８Ｔのソー
ス・ドレイン領域にはＰ型不純物（Ｂ等）全それぞれイ
オン注入等して、各ＭＯ８ＴノＮ＋ソース・ ドレイン
拡散層２０６．Ｐ＋ソース・ドレイン拡散層２０７ｆ形
成する。（第２図（ａ））。
２０４を成長させ、パターニングしてダート領域を形成
する。さらに、ダートの側壁部にサイドウオール２０５
ｆ形成し、ＮＭＯ８Ｔのソース・ドレイン領域にはＮ型
不純物（Ａｓ 、 Ｐ等）１−、またＰＭＯ８Ｔのソー
ス・ドレイン領域にはＰ型不純物（Ｂ等）全それぞれイ
オン注入等して、各ＭＯ８ＴノＮ＋ソース・ ドレイン
拡散層２０６．Ｐ＋ソース・ドレイン拡散層２０７ｆ形
成する。（第２図（ａ））。
次に、ヌパッタ法等により高融点金属層２０８及びアモ
ルファスシリコン層２０９’ｆ：、基板２００表面全面
に堆積し、ＮＭＯ８ＴのＮ＋ソース・ドレイン拡散層２
０６とＰＭＯ８ＴのＰ＋ソース・ドレイン拡散層２０７
とを接続する。そして、配線部分のみをフォトレジスト
等２１０で覆い、配線部分以外のアモルファスシリコン
層２０９をドライエツチング法等によりエツチング除去
する。ここで、高融点金属層２０Ｂは２００〜１００Ｏ
Ｘ程度の厚さのものが、アモルファスシリコン層、？
ｏ ９ハ５００〜２０００Ｘ程度の厚さのものが典型的
には用いられる（第２図（ｂ））。
ルファスシリコン層２０９’ｆ：、基板２００表面全面
に堆積し、ＮＭＯ８ＴのＮ＋ソース・ドレイン拡散層２
０６とＰＭＯ８ＴのＰ＋ソース・ドレイン拡散層２０７
とを接続する。そして、配線部分のみをフォトレジスト
等２１０で覆い、配線部分以外のアモルファスシリコン
層２０９をドライエツチング法等によりエツチング除去
する。ここで、高融点金属層２０Ｂは２００〜１００Ｏ
Ｘ程度の厚さのものが、アモルファスシリコン層、？
ｏ ９ハ５００〜２０００Ｘ程度の厚さのものが典型的
には用いられる（第２図（ｂ））。
さらに、前述したフォトレジスト等２１θのエツチング
マスクを除去した後、アモルファス７リコン層２０９と
高融点金属層２０Ｂとを高温熱処理、典型的には６００
〜８００℃程度で化学反応させ、高融点金属シリサイド
層２２０ｆ形成する。
マスクを除去した後、アモルファス７リコン層２０９と
高融点金属層２０Ｂとを高温熱処理、典型的には６００
〜８００℃程度で化学反応させ、高融点金属シリサイド
層２２０ｆ形成する。
ダート領域２１ノは高融点金属層２０８とケ゛−トポリ
シリコン２０４との反応によシ、ソース・ドレイン領域
２１２は高融点金属層２０ｇとＰノース・ビレ１ン拡散
層２０７のシリコン基板２００及び上層のアモルファス
シリコン層２０９との反応によシ、そしてフォトレジス
ト２１０で覆った配線領域２１３は上層のアモルファス
シリコン層２０９との反応によシ、高融点金属シリサイ
ド層２２０がそれぞれ形成される。なお、サイドウオー
ル２０５の領域１４には、Ｓ ＋ ０２から成るサイド
ウオール２０５が存在するため、シリサイド化反応せず
に高融点金属層が残る。このため、この残った金属層は
通常のシリサイド配線プロセスに従い選択ウェットエツ
チングにより、選択的に除去する（第２図（Ｃ））。
シリコン２０４との反応によシ、ソース・ドレイン領域
２１２は高融点金属層２０ｇとＰノース・ビレ１ン拡散
層２０７のシリコン基板２００及び上層のアモルファス
シリコン層２０９との反応によシ、そしてフォトレジス
ト２１０で覆った配線領域２１３は上層のアモルファス
シリコン層２０９との反応によシ、高融点金属シリサイ
ド層２２０がそれぞれ形成される。なお、サイドウオー
ル２０５の領域１４には、Ｓ ＋ ０２から成るサイド
ウオール２０５が存在するため、シリサイド化反応せず
に高融点金属層が残る。このため、この残った金属層は
通常のシリサイド配線プロセスに従い選択ウェットエツ
チングにより、選択的に除去する（第２図（Ｃ））。
その後、通常のＣＭＯ８工程に従って、中間絶縁膜２１
５を堆積し、配線領域２１３上の中間絶縁膜２１５にコ
ンタクトホール２１６ｆ形成して、Ａｔ配線等２１７の
Ａ？ターニングを行っていく（第２図（ｄ））。
５を堆積し、配線領域２１３上の中間絶縁膜２１５にコ
ンタクトホール２１６ｆ形成して、Ａｔ配線等２１７の
Ａ？ターニングを行っていく（第２図（ｄ））。
しかしながら、上記した従来のシリサイド化配線プロセ
スでは、次のような２つの問題があった。
スでは、次のような２つの問題があった。
（１）不純物濃度の高いソース・ドレイン拡散層では、
比較的厚い自然酸化膜が存在する。これは不純物濃度に
依存するが、典型的には２３０Ｘ位になる。この自然酸
化膜の存在や拡散層の高濃度不純物自身との反応等によ
り安定してシリサイド化反応させることが困難である。
比較的厚い自然酸化膜が存在する。これは不純物濃度に
依存するが、典型的には２３０Ｘ位になる。この自然酸
化膜の存在や拡散層の高濃度不純物自身との反応等によ
り安定してシリサイド化反応させることが困難である。
ｆ２） 同Ｌ ＜ソース・ドレイン領域において、高融
点金属シリサイド層が形成された場合にも、ソース・ド
レイン領域の拡散層に高融点金属原子がシリサイド化反
応中に拡散してしまう。このシリコン基板中に拡散した
高融点金属不純物が接合リフを増大させ、デバイヌ特性
を劣化させる。
点金属シリサイド層が形成された場合にも、ソース・ド
レイン領域の拡散層に高融点金属原子がシリサイド化反
応中に拡散してしまう。このシリコン基板中に拡散した
高融点金属不純物が接合リフを増大させ、デバイヌ特性
を劣化させる。
この発明の目的は、シリサイド化配線プロセスに先立ち
、５ｔ（（薄く予備堆積することによって、上述した従
来の欠点であるシリサイド化反応の不安定性と、シリコ
ン基板中に拡散した高融点金属不純物による接合リーク
とを解消して、高融点金属シリサイド層を安定に形成し
、しかも接合リークの少ない半導体装置の製造方法を提
供することにある。
、５ｔ（（薄く予備堆積することによって、上述した従
来の欠点であるシリサイド化反応の不安定性と、シリコ
ン基板中に拡散した高融点金属不純物による接合リーク
とを解消して、高融点金属シリサイド層を安定に形成し
、しかも接合リークの少ない半導体装置の製造方法を提
供することにある。
本発明の半導体装置の製造方法は、高濃度不純物を基板
にドーグして形成した複数の拡散層同士を高融点金属シ
リサイドにより配線接続するＭＯ８集積回路等の半導体
装置の製造方法において、被処理基板上にノン・ドーグ
の下層のシリコン層を形成し、次いでこのシリコン層の
上に高融点金属層を形成する。
にドーグして形成した複数の拡散層同士を高融点金属シ
リサイドにより配線接続するＭＯ８集積回路等の半導体
装置の製造方法において、被処理基板上にノン・ドーグ
の下層のシリコン層を形成し、次いでこのシリコン層の
上に高融点金属層を形成する。
そして上記高融点金属層とシリコン層とを反応させて、
拡散層同士の接続配線となる上記高融点金属シリサイド
金形成するようＫしたものである。
拡散層同士の接続配線となる上記高融点金属シリサイド
金形成するようＫしたものである。
安定したシリサイド化反応を行わせるためには、高融点
金属を純粋シリコンと反応させるようにすればよい。ま
た、シリサイド化反応中に高融点金属原子が拡散層に拡
散するのを低減させるには、拡散層と高融点金属シリサ
イド界面との間の距離が長くなることである。本発明は
これらの知見に基づいてなされている。
金属を純粋シリコンと反応させるようにすればよい。ま
た、シリサイド化反応中に高融点金属原子が拡散層に拡
散するのを低減させるには、拡散層と高融点金属シリサ
イド界面との間の距離が長くなることである。本発明は
これらの知見に基づいてなされている。
拡散層の形成された被処理基板上にノ／・ドーグの下層
シリコン層を形成すると、そのシリコン層の厚みだけ拡
散層と高融点金属シリサイド界面との間の距離が長くな
る。
シリコン層を形成すると、そのシリコン層の厚みだけ拡
散層と高融点金属シリサイド界面との間の距離が長くな
る。
以下、本発明の第１の実施例？第１図を用いて説明する
。
。
第１図は本発明の第１の実施例である半導体装置の製造
方法を示す製造工程図である。
方法を示す製造工程図である。
先ず、通常のＣＭＯ８工程に従って、Ｐ型シリコン基板
１００にＰＭＯ８Ｔ用のＮウェル領域１０１を作り、Ｌ
ＯＣＯ８法等を用いて素子分離領域となるフィールド酸
化膜１０２を形成する。引き続きダート酸化膜ｉｏｓ及
びり゛−トポリシリコン１０４１ｊ（成長させ、ｉＪ？
ターニングしてダート領域を形成する。
１００にＰＭＯ８Ｔ用のＮウェル領域１０１を作り、Ｌ
ＯＣＯ８法等を用いて素子分離領域となるフィールド酸
化膜１０２を形成する。引き続きダート酸化膜ｉｏｓ及
びり゛−トポリシリコン１０４１ｊ（成長させ、ｉＪ？
ターニングしてダート領域を形成する。
さらに、ダートの側壁部にサイドウオール１０５を形成
し、ＮＭＯ８Ｔのソース・ドレイン領域にはＮ型不純物
（Ａｓ 、 Ｐ等）を、またＰＭＯ８Ｔのソース・ドレ
イン領域にはＰ型不純物（Ｂ等）をそれぞれイオン注入
等して、各ＭＯ８ＴのＮ＋ソース・ドレイン拡散層１０
６．Ｐ ノース・ドレイン拡散層１０７を形成する。
し、ＮＭＯ８Ｔのソース・ドレイン領域にはＮ型不純物
（Ａｓ 、 Ｐ等）を、またＰＭＯ８Ｔのソース・ドレ
イン領域にはＰ型不純物（Ｂ等）をそれぞれイオン注入
等して、各ＭＯ８ＴのＮ＋ソース・ドレイン拡散層１０
６．Ｐ ノース・ドレイン拡散層１０７を形成する。
（第１図（ａ））。
ここまでは、従来の第２図（、）と全く同じである。
次に、通常の逆ス・ぐツタを行い、被処理基板１００の
り°リーニングを行った後、厚さ５０〜５００Ｘ程度の
Ｓｉ ｆ １０ ’ Ｔｏｒｒ程度のＡｒ中で、Ｘ／４
’ツタ法等にて堆積し、ノン・ドーグのアモルファスシ
リコン層１０８１に形成する。こむでＳｉヲ特に５０〜
５００Ｘとしたのは、次の理由による。
り°リーニングを行った後、厚さ５０〜５００Ｘ程度の
Ｓｉ ｆ １０ ’ Ｔｏｒｒ程度のＡｒ中で、Ｘ／４
’ツタ法等にて堆積し、ノン・ドーグのアモルファスシ
リコン層１０８１に形成する。こむでＳｉヲ特に５０〜
５００Ｘとしたのは、次の理由による。
５００Ｘよりも厚くすると、後述するシリサイド化反応
時に、反応に寄与しなかったＳｔがポリシリコンとして
残り、配線抵抗の増大が無視できなくなるため望ましく
・ない。逆に５０Ｘよりも薄くすると、シリサイド化反
応時の高融点金属の拡散層への拡散の抑制効果が小さく
なるため望ましくないからである。そして、この下層の
アモルファスシリコン層１０ｇの上に、更に厚さ２００
〜１０００Ｘの高融点金属層１０９ｆ同じくスパッタ法
等によシ堆積する。高融点金属１０９としては、Ｎｏ
。
時に、反応に寄与しなかったＳｔがポリシリコンとして
残り、配線抵抗の増大が無視できなくなるため望ましく
・ない。逆に５０Ｘよりも薄くすると、シリサイド化反
応時の高融点金属の拡散層への拡散の抑制効果が小さく
なるため望ましくないからである。そして、この下層の
アモルファスシリコン層１０ｇの上に、更に厚さ２００
〜１０００Ｘの高融点金属層１０９ｆ同じくスパッタ法
等によシ堆積する。高融点金属１０９としては、Ｎｏ
。
Ｗ等も使用できるが、Ｓｔとの反応性、シリサイドの比
抵抗の点から考えると、Ｔｉ 、 Ｔａ 、 Ｃｏが望
ましい。引き続き、厚さ２００〜１００ＯＸ程度のＳｉ
をスノＪ？ツタして、ノン・ドーグの上層のアモルファ
スシリコン層１１０ｆ形成する（第１図（ｂ））。
抵抗の点から考えると、Ｔｉ 、 Ｔａ 、 Ｃｏが望
ましい。引き続き、厚さ２００〜１００ＯＸ程度のＳｉ
をスノＪ？ツタして、ノン・ドーグの上層のアモルファ
スシリコン層１１０ｆ形成する（第１図（ｂ））。
このとき、高融点金属層１０９を挾む上下のアモルファ
スシリコン層１０８，１１０がノン・ドープであること
、及び被処理基板１００が大気に触れることなく、同一
スパッタ装置内で上記工程を連続して行う。これにょシ
、自然酸化膜等の酸素の効果を低減できることがら、次
工程の高温熱処理によるシリサイド化反応が安定に行え
る。
スシリコン層１０８，１１０がノン・ドープであること
、及び被処理基板１００が大気に触れることなく、同一
スパッタ装置内で上記工程を連続して行う。これにょシ
、自然酸化膜等の酸素の効果を低減できることがら、次
工程の高温熱処理によるシリサイド化反応が安定に行え
る。
さらに、フォトリングラフイー技術を用いて、Ｎ＋ソー
ス・ドレイン拡散層１０６とＰ＋ソース・ ドレイン拡
散層１０７とを接続する接続配線部分のみを７オトレジ
スト１１１で覆い、これをマスクとして配線領域以外の
部分の上層アモルファスシリコン層１１０．高融点金属
層１ｏ９．下層アモルファスシリコン層１０ｇｆ微細化
可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ ）等によｐ ｘ ＞チングする（第１図（Ｃ））
。
ス・ドレイン拡散層１０６とＰ＋ソース・ ドレイン拡
散層１０７とを接続する接続配線部分のみを７オトレジ
スト１１１で覆い、これをマスクとして配線領域以外の
部分の上層アモルファスシリコン層１１０．高融点金属
層１ｏ９．下層アモルファスシリコン層１０ｇｆ微細化
可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ ）等によｐ ｘ ＞チングする（第１図（Ｃ））
。
その後、大気成分の侵入を排除するためにＮ２雰囲気中
でＲＴＡ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ ）等にょ、９６００〜８００６Ｃ，１０〜６０秒程
鹿の高温熱処理を行わせ、高融点金属層１０９ｆ挾む上
下のアモルファスシリコン層１０８，１１０との反応に
よシ、高融点金属シリサイド層１１２ｆ形成する（第１
図（ｄ））。
でＲＴＡ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ ）等にょ、９６００〜８００６Ｃ，１０〜６０秒程
鹿の高温熱処理を行わせ、高融点金属層１０９ｆ挾む上
下のアモルファスシリコン層１０８，１１０との反応に
よシ、高融点金属シリサイド層１１２ｆ形成する（第１
図（ｄ））。
ここで、不発ＢＪ８Ｊカ問題としている高融点金属層１
０９のシリコン基板１００中の拡散層１０６゜１０７へ
の拡散は、高温熱処理条件、シリコン基板表面状態、ス
パッタ堆積条件、拡散層中の不純物や欠陥濃度、形成さ
れる高融点金属シリサイド層によるストレス等々に依存
して変わるものの、この拡散を完全にはなくすことはで
きない。しかし、下層のアモルファスシリコン層１０Ｂ
のほぼ膜厚分だけは、その拡散を低減することができる
。
０９のシリコン基板１００中の拡散層１０６゜１０７へ
の拡散は、高温熱処理条件、シリコン基板表面状態、ス
パッタ堆積条件、拡散層中の不純物や欠陥濃度、形成さ
れる高融点金属シリサイド層によるストレス等々に依存
して変わるものの、この拡散を完全にはなくすことはで
きない。しかし、下層のアモルファスシリコン層１０Ｂ
のほぼ膜厚分だけは、その拡散を低減することができる
。
なお、形成された高融点金属シリサイド層１１２上には
、反応に寄与しなかったＳｉがポリシリコン１１３とし
て残るが、これは特に問題とはならない。
、反応に寄与しなかったＳｉがポリシリコン１１３とし
て残るが、これは特に問題とはならない。
次に、通常の工程に従って、中間絶縁膜１１４を堆積し
、これにコンタクトホールを形成後、Ａｔ等１１５で配
線を形成する（第１図（ｅ））。
、これにコンタクトホールを形成後、Ａｔ等１１５で配
線を形成する（第１図（ｅ））。
以上述べたように、上記第１の実施例の製造方法によれ
ば、高融点金属層１０９の上下をノン・ドーグのアモル
ファスシリコン層１０８，１１０の薄膜で挾むようにし
たので、高融点金属層１θ９と高濃度不純物金有する拡
散層１０６．ＩＯ２との不安定な反応が直接性われるこ
とがなくなシ、従って、シリサイド化反応の安定性の向
上が期待できる。
ば、高融点金属層１０９の上下をノン・ドーグのアモル
ファスシリコン層１０８，１１０の薄膜で挾むようにし
たので、高融点金属層１θ９と高濃度不純物金有する拡
散層１０６．ＩＯ２との不安定な反応が直接性われるこ
とがなくなシ、従って、シリサイド化反応の安定性の向
上が期待できる。
同時に、同一接合深さの接合に対して、接合深さから高
融点金属ンリサイド界面までの距離が下層のアモルファ
スシリコン層１１２の厚みだけ長くなることから、接合
部の空乏層内に含まれる高融点金属不純物濃度を低減で
き、その結果、接合リーク電流を減少させることができ
る。
融点金属ンリサイド界面までの距離が下層のアモルファ
スシリコン層１１２の厚みだけ長くなることから、接合
部の空乏層内に含まれる高融点金属不純物濃度を低減で
き、その結果、接合リーク電流を減少させることができ
る。
特に、ノン・ドープのアモルファスシリコン層１０Ｂ、
高融点金属層１０９．上層のアモルファスシリコン層１
１０５同一の装置内で連続的に形成することによって、
自然酸化膜等の酸素の効果を低減できるので、高温熱処
理によるシリサイド化反応？−層安定化できる。
高融点金属層１０９．上層のアモルファスシリコン層１
１０５同一の装置内で連続的に形成することによって、
自然酸化膜等の酸素の効果を低減できるので、高温熱処
理によるシリサイド化反応？−層安定化できる。
また、ノン・ドーグのアモルファスシリコン層１０８を
形成する前に、同一の装置内で、被処理基板１００に逆
スパツタによる清浄化を施すことによって、接合リーク
電流の原因をなす拡散層の不純物による汚染を一層低減
できる。
形成する前に、同一の装置内で、被処理基板１００に逆
スパツタによる清浄化を施すことによって、接合リーク
電流の原因をなす拡散層の不純物による汚染を一層低減
できる。
上記したように、第１の実施例によれば、回路配線とし
ての高融点金属シリサイド層を安定して形成できるので
、半導体集積回路の縮小化を一層有効なものとすること
ができる。
ての高融点金属シリサイド層を安定して形成できるので
、半導体集積回路の縮小化を一層有効なものとすること
ができる。
次に本発明の第２の実施例を説明する。
第３図は、本発明の第２の実施例を示す製造工程図であ
る。まず、第１図（、）と同様、通常のＣＭ）Ｓ工程に
従ってＰ、Ｎ両チャネルトランジスターのリーク・ドレ
イン領域を形成する。（第３図（ａ））次いで、第３図
（ｂ）のごとく、５００−１０００Ｘ程度の膜厚のＳｉ
薄膜３０８を形成する。この場合、通常用いられている
ＬＰＣＶＤ法でもス・ヤツタリング法による非晶質Ｓｔ
あるいは多結晶Ｓｉでも可能である。
る。まず、第１図（、）と同様、通常のＣＭ）Ｓ工程に
従ってＰ、Ｎ両チャネルトランジスターのリーク・ドレ
イン領域を形成する。（第３図（ａ））次いで、第３図
（ｂ）のごとく、５００−１０００Ｘ程度の膜厚のＳｉ
薄膜３０８を形成する。この場合、通常用いられている
ＬＰＣＶＤ法でもス・ヤツタリング法による非晶質Ｓｔ
あるいは多結晶Ｓｉでも可能である。
次いで、第３図（ｃ）のごとぐ、フォトリソグラフィー
技術を用いて、耐領域３０６とＰ＋領域３０７との接続
配線部分のみをフォトレゾスト３０９でおおい、これを
マスクとして、上記配線領域以外のＳｉ層３０８ ｆ
ＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）等によシエッチング除去する。エツチングの終点は
、配線領域以外の領域の大部分がフィールド酸化膜３０
２上にあり、通常の終点検出を用いることによシ容易に
検出可能である。またフォトレジスト３１１の除去も高
融点金属堆積前であり、通常の０２プラズマによるアッ
シングや熱Ｈ２ＳＯ４／Ｈ２ｏ２によシ、容易に安定に
行うことができる。
技術を用いて、耐領域３０６とＰ＋領域３０７との接続
配線部分のみをフォトレゾスト３０９でおおい、これを
マスクとして、上記配線領域以外のＳｉ層３０８ ｆ
ＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）等によシエッチング除去する。エツチングの終点は
、配線領域以外の領域の大部分がフィールド酸化膜３０
２上にあり、通常の終点検出を用いることによシ容易に
検出可能である。またフォトレジスト３１１の除去も高
融点金属堆積前であり、通常の０２プラズマによるアッ
シングや熱Ｈ２ＳＯ４／Ｈ２ｏ２によシ、容易に安定に
行うことができる。
フォトレジスト３１１ｆ−除去後、高融点金属３０９ｆ
２００−１０００Ｘ程度、スノヤツタ法等によシ堆積し
く第３図（ｄ） ） 、通常のサリサイドの工程に従っ
て、シリコン３．０８と高融点金属３０９とをＮ２雰囲
気中で熱処理（典型的には６００−８００上程度）する
ことによシ化学反応せしめ、高融点シリサイド３１２′
ｆ：、形成する。ここでサイドウオール５ｉ０２３ｏ５
上の高融点金属３０９はシリサイド化反応せず高融点金
属として残る。このため通常のウェットエツチングによ
り、高融点金属だけを選択的にエツチング出来、選択的
に高融点シリサイド３１１を残し配線を形成する（第３
図（ｅ））。
２００−１０００Ｘ程度、スノヤツタ法等によシ堆積し
く第３図（ｄ） ） 、通常のサリサイドの工程に従っ
て、シリコン３．０８と高融点金属３０９とをＮ２雰囲
気中で熱処理（典型的には６００−８００上程度）する
ことによシ化学反応せしめ、高融点シリサイド３１２′
ｆ：、形成する。ここでサイドウオール５ｉ０２３ｏ５
上の高融点金属３０９はシリサイド化反応せず高融点金
属として残る。このため通常のウェットエツチングによ
り、高融点金属だけを選択的にエツチング出来、選択的
に高融点シリサイド３１１を残し配線を形成する（第３
図（ｅ））。
次いで第３図（ｆ）のごとく、通常の０ＭＯ８工程に従
って、中間絶縁膜３１４を堆積し、コンタクトホールを
形成し、Ａｔ等の配線メタル３１５の／Ｊ？ターンニン
グを行っていく。
って、中間絶縁膜３１４を堆積し、コンタクトホールを
形成し、Ａｔ等の配線メタル３１５の／Ｊ？ターンニン
グを行っていく。
第２図の実施例では、第１の実施例よりさらに下記の２
つの点が有利である。
つの点が有利である。
即ち、１つは、ドライエツチングの工程において、アモ
ルファスシリコンと下地の高融点金属との選択比の問題
である。一般にアモルファスシリコンのエツチングに用
いられているＣＦ４−Ｏ２ガス系では、高融点金属を検
出してエツチングを止めなければならないが、アモルフ
ァスシリコンと高融点金属との選択比を大きくできず、
高融点金属が一部エッチングされ、薄くなってしまう。
ルファスシリコンと下地の高融点金属との選択比の問題
である。一般にアモルファスシリコンのエツチングに用
いられているＣＦ４−Ｏ２ガス系では、高融点金属を検
出してエツチングを止めなければならないが、アモルフ
ァスシリコンと高融点金属との選択比を大きくできず、
高融点金属が一部エッチングされ、薄くなってしまう。
その結果、拡散層抵抗や、ダート電極の抵抗が大きくな
ってしまう問題点が第１の実施例にはあった。
ってしまう問題点が第１の実施例にはあった。
しかし、第２の実施例ではフィールド酸化膜を終点検出
に使うため、選択比が大きく、終点の検出が容易である
。
に使うため、選択比が大きく、終点の検出が容易である
。
また、２つめにはアモルファスシリコンのドライエッチ
の時に、マスク材として使用したレジストの除去が困難
であることがあげられる。高融点金属が化学的に活性で
あること並びに薬品耐性が弱いことから、通常レジスト
除去に用いられている０２ｆラズマによるアッシングや
熱Ｈ２Ｓｏ ４ ／Ｈ２０２による除去法の使用が困難
である。アセトン等の有機溶媒による除去法も一部の高
融点金属（ＴｉやＣＯ等）では、レジヌト残シを発生し
工程的に安定しない問題点が第１の実施例にはあった。
の時に、マスク材として使用したレジストの除去が困難
であることがあげられる。高融点金属が化学的に活性で
あること並びに薬品耐性が弱いことから、通常レジスト
除去に用いられている０２ｆラズマによるアッシングや
熱Ｈ２Ｓｏ ４ ／Ｈ２０２による除去法の使用が困難
である。アセトン等の有機溶媒による除去法も一部の高
融点金属（ＴｉやＣＯ等）では、レジヌト残シを発生し
工程的に安定しない問題点が第１の実施例にはあった。
しかし、第２の実施例では高融点金属の形成前にレジス
Ｉｆ除去するため、レジヌト残りなく、しかも高融点金
属にダメージもなくレジストが除去できる。
Ｉｆ除去するため、レジヌト残りなく、しかも高融点金
属にダメージもなくレジストが除去できる。
本発明によれば、シリサイド化配線プロセスに先立ち、
高融点金属層の下層にシリコンを予備形成するようにし
たので、高融点金属シリサイド層を安定に形成でき、し
かも接合リークを可及的に低減できる。
高融点金属層の下層にシリコンを予備形成するようにし
たので、高融点金属シリサイド層を安定に形成でき、し
かも接合リークを可及的に低減できる。
第１図は本発明の半導体装置の製造方法の実施図中、１
００，３００はＰ型シリコン基板、１０６゜３０６は耐
ソース・ ドレイン拡散層、１０７，３０７はＰ＋ンー
ス・ドレイン拡散層、１０８，３０８はノ／・ドーグの
下層のアモルファスシリコン層、１０９゜３０９は高融
点金属層、１１０はノン・ドープの上層のアモルファス
シリコン層、１１２，３１２ ｔ’ｉ高融点金属シリサ
イド層、１１５，３１５はＡｔ等の配線である。 第１図 従来例を示す製造工程図 第２図
００，３００はＰ型シリコン基板、１０６゜３０６は耐
ソース・ ドレイン拡散層、１０７，３０７はＰ＋ンー
ス・ドレイン拡散層、１０８，３０８はノ／・ドーグの
下層のアモルファスシリコン層、１０９゜３０９は高融
点金属層、１１０はノン・ドープの上層のアモルファス
シリコン層、１１２，３１２ ｔ’ｉ高融点金属シリサ
イド層、１１５，３１５はＡｔ等の配線である。 第１図 従来例を示す製造工程図 第２図
Claims (2)
- （１）高濃度不純物を半導体基板にドープして形成した
複数の拡散層同士を高融点金属シリサイドにより配線接
続する半導体装置の製造方法において、 前記基板上に下層シリコン層を形成する工程と、この下
層シリコン層上に高融点金属層を形成する工程と、 この高融点金属層上に上層シリコン層を形成する工程と
、 上記高融点金属層とこれを挾む上下層のシリコン層とを
反応させて上記高融点金属シリサイドを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - （２）高濃度不純物を半導体基板にドープして形成した
複数の拡散層同士を高融点金属シリサイドにより配線接
続する半導体装置の製造方法におい前記拡散層が形成さ
れた基板上の配線予定領域のみにＳｉ層を選択的に形成
する工程と、 このＳｉ層上を含む前記基板全面に高融点金属層を形成
する工程と、 前記Ｓｉ層と前記高融点金属層とを反応させて高融点金
属シリサイドとする工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1990/000821 WO1991001568A1 (fr) | 1989-07-14 | 1990-06-25 | Procede de fabrication de dispositifs a semi-conducteurs |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-298166 | 1988-11-28 | ||
| JP29816688 | 1988-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224225A true JPH02224225A (ja) | 1990-09-06 |
Family
ID=17856053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18017089A Pending JPH02224225A (ja) | 1988-11-28 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548885B2 (en) | 1994-05-27 | 2003-04-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170814A (en) * | 1981-03-13 | 1982-10-21 | Fujitsu Ltd | Formation of metallic silicide layer with high melting point |
| JPS63114172A (ja) * | 1986-10-24 | 1988-05-19 | Yokogawa Hewlett Packard Ltd | 集積回路 |
| JPS63196075A (ja) * | 1987-02-10 | 1988-08-15 | Fujitsu Ltd | Ｍｉｓ半導体装置の製造方法 |
-
1989
- 1989-07-14 JP JP18017089A patent/JPH02224225A/ja active Pending
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| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8133780B2 (en) | 1994-05-27 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US7022568B2 (en) | 1994-05-27 | 2006-04-04 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7023071B2 (en) | 1994-05-27 | 2006-04-04 | Hitachi Ulsi Engineering Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7049680B2 (en) | 1994-05-27 | 2006-05-23 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7456486B2 (en) | 1994-05-27 | 2008-11-25 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6548885B2 (en) | 1994-05-27 | 2003-04-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6809399B2 (en) | 1994-05-27 | 2004-10-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7511377B2 (en) | 1994-05-27 | 2009-03-31 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7834420B2 (en) | 1994-05-27 | 2010-11-16 | Renesas Electronics Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
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| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
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