JP2000332130A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2000332130A JP2000332130A JP11142634A JP14263499A JP2000332130A JP 2000332130 A JP2000332130 A JP 2000332130A JP 11142634 A JP11142634 A JP 11142634A JP 14263499 A JP14263499 A JP 14263499A JP 2000332130 A JP2000332130 A JP 2000332130A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- silicon oxide
- gate electrode
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴのゲート電極およびソース、ド
レインの低抵抗化を図ると共に、品種展開が容易な製造
プロセスを提供する。 【解決手段】 ゲート電極７の上面を酸化シリコン膜で
覆った状態でソース、ドレイン（ｎ+ 型半導体領域１
４、ｐ+ 型半導体領域１５）の表面にシリサイド層９を
形成し、次いで酸化シリコン膜を除去した後、ゲート電
極７の上部に窒化シリコン膜１７、酸化シリコン膜１８
を順次堆積し、その後、セルフアライン・コンタクト
（ＳＡＣ）技術を使ってソース、ドレイン（ｎ+ 型半導
体領域１４、ｐ+ 型半導体領域１５）の上部にコンタク
トホール２０、２１を形成すると共に、ゲート電極７の
上部にコンタクトホール２２を形成する。
レインの低抵抗化を図ると共に、品種展開が容易な製造
プロセスを提供する。 【解決手段】 ゲート電極７の上面を酸化シリコン膜で
覆った状態でソース、ドレイン（ｎ+ 型半導体領域１
４、ｐ+ 型半導体領域１５）の表面にシリサイド層９を
形成し、次いで酸化シリコン膜を除去した後、ゲート電
極７の上部に窒化シリコン膜１７、酸化シリコン膜１８
を順次堆積し、その後、セルフアライン・コンタクト
（ＳＡＣ）技術を使ってソース、ドレイン（ｎ+ 型半導
体領域１４、ｐ+ 型半導体領域１５）の上部にコンタク
トホール２０、２１を形成すると共に、ゲート電極７の
上部にコンタクトホール２２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor) を有す
る半導体集積回路装置の高集積化に適用して有効な技術
に関する。
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor) を有す
る半導体集積回路装置の高集積化に適用して有効な技術
に関する。
【０００２】
【従来の技術】微細なデザインルールで形成されたＭＩ
ＳＦＥＴのソース、ドレインとメタル配線とを電気的に
接続する方法として、ゲート電極の上面と側面とに窒化
シリコン膜を形成し、この窒化シリコン膜とその上部に
形成した絶縁膜（酸化シリコン膜）とのエッチング速度
差を利用したドライエッチングによって、ゲート電極と
の合わせ余裕を必要とせずにコンタクトホールを形成す
る、いわゆるセルフアライン・コンタクト(Self Align
Contact;ＳＡＣ) 技術が使用されている（例えば特開平
９−２５２０９８号公報）。
ＳＦＥＴのソース、ドレインとメタル配線とを電気的に
接続する方法として、ゲート電極の上面と側面とに窒化
シリコン膜を形成し、この窒化シリコン膜とその上部に
形成した絶縁膜（酸化シリコン膜）とのエッチング速度
差を利用したドライエッチングによって、ゲート電極と
の合わせ余裕を必要とせずにコンタクトホールを形成す
る、いわゆるセルフアライン・コンタクト(Self Align
Contact;ＳＡＣ) 技術が使用されている（例えば特開平
９−２５２０９８号公報）。
【０００３】また、ＭＩＳＦＥＴのゲート電極抵抗を低
減したり、ソース、ドレインとメタル配線とのコンタク
ト抵抗を低減したりするために、ゲート電極やソース、
ドレインの表面に高融点金属シリサイド層を形成するサ
リサイド(Salicide)技術が使用されている。
減したり、ソース、ドレインとメタル配線とのコンタク
ト抵抗を低減したりするために、ゲート電極やソース、
ドレインの表面に高融点金属シリサイド層を形成するサ
リサイド(Salicide)技術が使用されている。
【０００４】
【発明が解決しようとする課題】前述したセルフアライ
ン・コンタクト（ＳＡＣ) を実現するためには、ゲート
電極およびソース、ドレインの上面を窒化シリコン膜で
覆う必要がある。この場合、ゲート電極の表面に高融点
金属シリサイド層を形成することはできないため、ゲー
ト電極抵抗を低減したり、ソース、ドレインとメタル配
線とのコンタクト抵抗を低減したりするには、ゲート電
極材料を多結晶シリコンと高融点金属との積層構造（ポ
リメタル）とし、ソース、ドレインの表面のみに高融点
金属シリサイド層を形成する必要がある。
ン・コンタクト（ＳＡＣ) を実現するためには、ゲート
電極およびソース、ドレインの上面を窒化シリコン膜で
覆う必要がある。この場合、ゲート電極の表面に高融点
金属シリサイド層を形成することはできないため、ゲー
ト電極抵抗を低減したり、ソース、ドレインとメタル配
線とのコンタクト抵抗を低減したりするには、ゲート電
極材料を多結晶シリコンと高融点金属との積層構造（ポ
リメタル）とし、ソース、ドレインの表面のみに高融点
金属シリサイド層を形成する必要がある。
【０００５】ところが、ＣＶＤ法（特にプラズマＣＶＤ
法）で成膜した窒化シリコン膜は、膜中に１×１０22cm
-3程度の水素を含んでいるために、ゲート電極の上面に
窒化シリコン膜を形成すると、ソース、ドレインの表面
に高融点金属シリサイド層を形成する際の熱処理で窒化
シリコン膜中の水素が離脱し、ゲート酸化膜にまで拡散
する。そのため、ゲート酸化膜を構成するＳｉ−Ｏ結合
の一部が水素によって切断され、膜中のトラップ密度が
増加する結果、しきい値電圧（Ｖth）が変動する現象(N
egative Bias Temperature Instability; ＮＢＴＩ) が
発生する。
法）で成膜した窒化シリコン膜は、膜中に１×１０22cm
-3程度の水素を含んでいるために、ゲート電極の上面に
窒化シリコン膜を形成すると、ソース、ドレインの表面
に高融点金属シリサイド層を形成する際の熱処理で窒化
シリコン膜中の水素が離脱し、ゲート酸化膜にまで拡散
する。そのため、ゲート酸化膜を構成するＳｉ−Ｏ結合
の一部が水素によって切断され、膜中のトラップ密度が
増加する結果、しきい値電圧（Ｖth）が変動する現象(N
egative Bias Temperature Instability; ＮＢＴＩ) が
発生する。
【０００６】従って、上記したＮＢＴＩの発生を防ぎ、
かつＳＡＣを実現するためには、ゲート電極とその上部
の窒化シリコン膜とが直接接しないよう、両者の間に酸
化シリコン膜を介在させておかなければならない。しか
し、このようにすると、ソース、ドレインの上面は窒化
シリコン膜で覆われるのに対し、ゲート電極の上面は酸
化シリコン膜と窒化シリコン膜とで覆われるため、ソー
ス、ドレインの上部のコンタクトホールとゲート電極の
上部のコンタクトホールとを同時に形成することができ
なくなる。すなわち、ソース、ドレインの上部のコンタ
クトホールとゲート電極の上部のコンタクトホールとを
２枚のフォトマスクを使って別工程で形成しなければな
らないため、製造コストが増加するという問題が生じ
る。
かつＳＡＣを実現するためには、ゲート電極とその上部
の窒化シリコン膜とが直接接しないよう、両者の間に酸
化シリコン膜を介在させておかなければならない。しか
し、このようにすると、ソース、ドレインの上面は窒化
シリコン膜で覆われるのに対し、ゲート電極の上面は酸
化シリコン膜と窒化シリコン膜とで覆われるため、ソー
ス、ドレインの上部のコンタクトホールとゲート電極の
上部のコンタクトホールとを同時に形成することができ
なくなる。すなわち、ソース、ドレインの上部のコンタ
クトホールとゲート電極の上部のコンタクトホールとを
２枚のフォトマスクを使って別工程で形成しなければな
らないため、製造コストが増加するという問題が生じ
る。
【０００７】本発明の目的は、ＭＩＳＦＥＴのゲート電
極およびソース、ドレインの低抵抗化を図る技術を提供
することにある。
極およびソース、ドレインの低抵抗化を図る技術を提供
することにある。
【０００８】本発明の他の目的は、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の製造工程を簡略化す
る技術を提供することにある。
て構成される半導体集積回路装置の製造工程を簡略化す
る技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。
方法は、以下の工程を含む。
【００１２】（ａ）半導体基板の主面上に第１導体膜を
形成し、次いで前記第１導体膜の上部に第１酸化シリコ
ン膜を形成した後、前記第１酸化シリコン膜および前記
第１導体膜をパターニングすることによって、上面が前
記第１酸化シリコン膜で覆われたゲート電極を形成する
工程、（ｂ）前記ゲート電極の両側の前記半導体基板に
ソース、ドレインを形成した後、前記半導体基板上に高
融点金属膜を形成し、次いで前記半導体基板を熱処理す
ることによって、前記ソース、ドレインの表面に高融点
金属シリサイド層を形成する工程、（ｃ）前記ゲート電
極の上部の前記第１酸化シリコン膜を除去した後、前記
半導体基板上に窒化シリコン膜を形成し、次いで前記窒
化シリコン膜の上部に第２酸化シリコン膜を形成する工
程、（ｄ）前記第２酸化シリコン膜と前記窒化シリコン
膜とのエッチング速度差を利用したドライエッチングに
より、前記ソース、ドレインの上部に前記ゲート電極に
対してセルフアラインで第１コンタクトホールを形成
し、前記ゲート電極の上部に第２コンタクトホールを形
成する工程。
形成し、次いで前記第１導体膜の上部に第１酸化シリコ
ン膜を形成した後、前記第１酸化シリコン膜および前記
第１導体膜をパターニングすることによって、上面が前
記第１酸化シリコン膜で覆われたゲート電極を形成する
工程、（ｂ）前記ゲート電極の両側の前記半導体基板に
ソース、ドレインを形成した後、前記半導体基板上に高
融点金属膜を形成し、次いで前記半導体基板を熱処理す
ることによって、前記ソース、ドレインの表面に高融点
金属シリサイド層を形成する工程、（ｃ）前記ゲート電
極の上部の前記第１酸化シリコン膜を除去した後、前記
半導体基板上に窒化シリコン膜を形成し、次いで前記窒
化シリコン膜の上部に第２酸化シリコン膜を形成する工
程、（ｄ）前記第２酸化シリコン膜と前記窒化シリコン
膜とのエッチング速度差を利用したドライエッチングに
より、前記ソース、ドレインの上部に前記ゲート電極に
対してセルフアラインで第１コンタクトホールを形成
し、前記ゲート電極の上部に第２コンタクトホールを形
成する工程。
【００１３】（２）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。
方法は、以下の工程を含む。
【００１４】（ａ）半導体基板の主面上に第１導体膜を
形成し、次いで前記第１導体膜の上部に第１酸化シリコ
ン膜を形成した後、前記第１酸化シリコン膜および前記
第１導体膜をパターニングすることによって、上面が前
記第１酸化シリコン膜で覆われたゲート電極を形成する
工程、（ｂ）前記ゲート電極の両側の前記半導体基板に
ソース、ドレインを形成した後、前記半導体基板上に高
融点金属膜を形成し、次いで前記半導体基板を熱処理す
ることによって、前記ソース、ドレインの表面に高融点
金属シリサイド層を形成する工程、（ｃ）前記半導体基
板上に窒化シリコン膜を形成した後、後の工程で第２コ
ンタクトホールが形成される領域の前記窒化シリコン膜
を除去する工程、（ｄ）前記窒化シリコン膜の上部に第
２酸化シリコン膜を形成した後、前記第２酸化シリコン
膜と前記窒化シリコン膜とのエッチング速度差を利用し
たドライエッチングにより、前記ソース、ドレインの上
部に前記ゲート電極に対してセルフアラインで第１コン
タクトホールを形成し、前記ゲート電極の上部に前記第
２コンタクトホールを形成する工程。
形成し、次いで前記第１導体膜の上部に第１酸化シリコ
ン膜を形成した後、前記第１酸化シリコン膜および前記
第１導体膜をパターニングすることによって、上面が前
記第１酸化シリコン膜で覆われたゲート電極を形成する
工程、（ｂ）前記ゲート電極の両側の前記半導体基板に
ソース、ドレインを形成した後、前記半導体基板上に高
融点金属膜を形成し、次いで前記半導体基板を熱処理す
ることによって、前記ソース、ドレインの表面に高融点
金属シリサイド層を形成する工程、（ｃ）前記半導体基
板上に窒化シリコン膜を形成した後、後の工程で第２コ
ンタクトホールが形成される領域の前記窒化シリコン膜
を除去する工程、（ｄ）前記窒化シリコン膜の上部に第
２酸化シリコン膜を形成した後、前記第２酸化シリコン
膜と前記窒化シリコン膜とのエッチング速度差を利用し
たドライエッチングにより、前記ソース、ドレインの上
部に前記ゲート電極に対してセルフアラインで第１コン
タクトホールを形成し、前記ゲート電極の上部に前記第
２コンタクトホールを形成する工程。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の実施の形態１で
あるＣＭＯＳ−ゲートアレイの製造方法を図１〜図１０
を用いて工程順に説明する。
あるＣＭＯＳ−ゲートアレイの製造方法を図１〜図１０
を用いて工程順に説明する。
【００１７】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１に素子分離溝２を形成する。素子分離溝２を形成
するには、素子分離領域の基板１をエッチングして溝を
形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化
シリコン膜３を堆積し、続いて溝の上部の酸化シリコン
膜３を化学的および機械的に研磨することによってその
表面を平坦化する。
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１に素子分離溝２を形成する。素子分離溝２を形成
するには、素子分離領域の基板１をエッチングして溝を
形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化
シリコン膜３を堆積し、続いて溝の上部の酸化シリコン
膜３を化学的および機械的に研磨することによってその
表面を平坦化する。
【００１８】次に、基板１にｐ型不純物（ホウ素）およ
びｎ型不純物（例えばリン）をイオン打ち込みすること
によって、ｐ型ウエル４およびｎ型ウエル５を形成した
後、基板１をスチーム酸化することによって、ｐ型ウエ
ル４およびｎ型ウエル５の表面にゲート酸化膜６を形成
する。
びｎ型不純物（例えばリン）をイオン打ち込みすること
によって、ｐ型ウエル４およびｎ型ウエル５を形成した
後、基板１をスチーム酸化することによって、ｐ型ウエ
ル４およびｎ型ウエル５の表面にゲート酸化膜６を形成
する。
【００１９】次に、図２に示すように、ゲート酸化膜６
の上部にゲート電極７を形成する。ゲート電極７を形成
するには、例えばゲート酸化膜６の上部にリン（Ｐ）を
ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてその上部にスパッタリング法でＷＮ膜とＷ膜
とを堆積し、さらにその上部にＣＶＤ法で酸化シリコン
膜８を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでこれらの膜をパターニン
グする。ゲート電極７を多結晶シリコン膜とＷ膜との積
層構造（ポリメタル）とすることにより、多結晶シリコ
ン膜とＷシリサイド膜との積層構造（ポリサイド）に比
べてシート抵抗を約半分に低減することができる。
の上部にゲート電極７を形成する。ゲート電極７を形成
するには、例えばゲート酸化膜６の上部にリン（Ｐ）を
ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてその上部にスパッタリング法でＷＮ膜とＷ膜
とを堆積し、さらにその上部にＣＶＤ法で酸化シリコン
膜８を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでこれらの膜をパターニン
グする。ゲート電極７を多結晶シリコン膜とＷ膜との積
層構造（ポリメタル）とすることにより、多結晶シリコ
ン膜とＷシリサイド膜との積層構造（ポリサイド）に比
べてシート抵抗を約半分に低減することができる。
【００２０】次に、上記ゲート電極７の両側のｐ型ウエ
ル４にｎ型不純物（リンまたはヒ素）をイオン打ち込み
することによって低不純物濃度のｎ- 型半導体領域１１
を形成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオ
ン打ち込みすることによって低不純物濃度のｐ- 型半導
体領域１２を形成する。
ル４にｎ型不純物（リンまたはヒ素）をイオン打ち込み
することによって低不純物濃度のｎ- 型半導体領域１１
を形成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオ
ン打ち込みすることによって低不純物濃度のｐ- 型半導
体領域１２を形成する。
【００２１】次に、図３に示すように、基板１上にＣＶ
Ｄ法で酸化シリコン膜を堆積した後、この酸化シリコン
膜を異方的にエッチングすることによって、ゲート電極
７の側壁に酸化シリコン膜からなるサイドウォールスペ
ーサ１３を形成する。
Ｄ法で酸化シリコン膜を堆積した後、この酸化シリコン
膜を異方的にエッチングすることによって、ゲート電極
７の側壁に酸化シリコン膜からなるサイドウォールスペ
ーサ１３を形成する。
【００２２】次に、ｐ型ウエル４にｎ型不純物（リンま
たはヒ素）をイオン打ち込みすることによって高不純物
濃度のｎ+ 型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン打
ち込みすることによって高不純物濃度のｐ+ 型半導体領
域１５（ソース、ドレイン）を形成する。
たはヒ素）をイオン打ち込みすることによって高不純物
濃度のｎ+ 型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン打
ち込みすることによって高不純物濃度のｐ+ 型半導体領
域１５（ソース、ドレイン）を形成する。
【００２３】次に、基板１の表面を洗浄した後、図４に
示すように、基板１上にスパッタリング法でＴｉ膜１０
を堆積し、次いで熱処理によって基板１とＴｉ膜１０と
を反応させた後、図５に示すように、未反応のＴｉ膜１
０をウェットエッチングで除去することにより、ｎ+ 型
半導体領域１４（ソース、ドレイン）およびｐ+ 型半導
体領域１５（ソース、ドレイン）の表面にＴｉシリサイ
ドからなるシリサイド層９を形成する。ここまでの工程
で、多結晶シリコン膜の上部にＷ膜を積層したポリメタ
ル構造のゲート電極７と、シリサイド構造のソース、ド
レインとを有するｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
示すように、基板１上にスパッタリング法でＴｉ膜１０
を堆積し、次いで熱処理によって基板１とＴｉ膜１０と
を反応させた後、図５に示すように、未反応のＴｉ膜１
０をウェットエッチングで除去することにより、ｎ+ 型
半導体領域１４（ソース、ドレイン）およびｐ+ 型半導
体領域１５（ソース、ドレイン）の表面にＴｉシリサイ
ドからなるシリサイド層９を形成する。ここまでの工程
で、多結晶シリコン膜の上部にＷ膜を積層したポリメタ
ル構造のゲート電極７と、シリサイド構造のソース、ド
レインとを有するｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００２４】このように、本実施の形態では、ゲート電
極７の上面を酸化シリコン膜８で覆い、ゲート電極７の
側壁に酸化シリコン膜からなるサイドウォールスペーサ
１３を形成した状態でソース、ドレイン（ｎ+ 型半導体
領域１４、ｐ+ 型半導体領域１５）の表面にシリサイド
層９を形成するので、このシリサイド層９を形成する際
の熱処理によってＮＢＴＩ現象が発生することはない。
また、ゲート電極７の一部を構成するＷ膜とその上部に
堆積したＴｉ膜１０とが直接接することがないので、シ
リサイド層９を形成する際の熱処理によってＷ膜とＴｉ
膜１０とが反応し、両者の界面に不所望な高抵抗合金が
生成することもない。なお、シリサイド層９を形成する
ための高融点金属材料として、上記Ｔｉ膜１０の他、Ｃ
ｏ膜などを使用することもできる。
極７の上面を酸化シリコン膜８で覆い、ゲート電極７の
側壁に酸化シリコン膜からなるサイドウォールスペーサ
１３を形成した状態でソース、ドレイン（ｎ+ 型半導体
領域１４、ｐ+ 型半導体領域１５）の表面にシリサイド
層９を形成するので、このシリサイド層９を形成する際
の熱処理によってＮＢＴＩ現象が発生することはない。
また、ゲート電極７の一部を構成するＷ膜とその上部に
堆積したＴｉ膜１０とが直接接することがないので、シ
リサイド層９を形成する際の熱処理によってＷ膜とＴｉ
膜１０とが反応し、両者の界面に不所望な高抵抗合金が
生成することもない。なお、シリサイド層９を形成する
ための高融点金属材料として、上記Ｔｉ膜１０の他、Ｃ
ｏ膜などを使用することもできる。
【００２５】次に、図６に示すように、フォトレジスト
膜１６をマスクにしたドライエッチングでゲート電極７
の上部の酸化シリコン膜８を除去した後、図７に示すよ
うに、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐの上部にＣＶＤ法で窒化シリコン膜
１７および酸化シリコン膜１８を堆積した後、化学的機
械研磨法などを用いて酸化シリコン膜１８の表面を平坦
化する。
膜１６をマスクにしたドライエッチングでゲート電極７
の上部の酸化シリコン膜８を除去した後、図７に示すよ
うに、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐの上部にＣＶＤ法で窒化シリコン膜
１７および酸化シリコン膜１８を堆積した後、化学的機
械研磨法などを用いて酸化シリコン膜１８の表面を平坦
化する。
【００２６】ゲートアレイの製造工程では、ここまでの
工程が完了したウエハを多数枚作成しておき、その後、
品種に応じてＭＩＳＦＥＴ間を以下の方法で結線する。
工程が完了したウエハを多数枚作成しておき、その後、
品種に応じてＭＩＳＦＥＴ間を以下の方法で結線する。
【００２７】まず、図８に示すように、フォトレジスト
膜１９をマスクにしてゲート電極７、ｎ+ 型半導体領域
１４およびｐ+ 型半導体領域１５の上部の酸化シリコン
膜１８をドライエッチングする。このエッチングは、酸
化シリコン膜１８の下層の窒化シリコン膜１７が削れる
のを防ぐために、酸化シリコン膜１８を高い選択比でエ
ッチングするガス（例えばＣ4 Ｆ8 ＋Ａｒ）を使用して
行う。
膜１９をマスクにしてゲート電極７、ｎ+ 型半導体領域
１４およびｐ+ 型半導体領域１５の上部の酸化シリコン
膜１８をドライエッチングする。このエッチングは、酸
化シリコン膜１８の下層の窒化シリコン膜１７が削れる
のを防ぐために、酸化シリコン膜１８を高い選択比でエ
ッチングするガス（例えばＣ4 Ｆ8 ＋Ａｒ）を使用して
行う。
【００２８】次に、図９に示すように、上記フォトレジ
スト膜１９をマスクにして窒化シリコン膜１７をドライ
エッチングすることにより、ｎ+ 型半導体領域１４の上
部にコンタクトホール２０を形成し、ｐ+ 型半導体領域
１５の上部にコンタクトホール２１を形成し、ゲート電
極７の上部にコンタクトホール２２を形成する。このエ
ッチングは、基板１や素子分離溝２内の酸化シリコン膜
３の削れ量を最小とするために、窒化シリコン膜１７を
高い選択比でエッチングするガス（例えばＣＦ4 ＋ＣＨ
Ｆ3 ＋Ａｒ）を使用して行う。これにより、隣り合った
ゲート電極７、７のスペースよりも微細な径を有するコ
ンタクトホール２０、２１がゲート電極７に対してセル
フアライン（自己整合）で形成される。
スト膜１９をマスクにして窒化シリコン膜１７をドライ
エッチングすることにより、ｎ+ 型半導体領域１４の上
部にコンタクトホール２０を形成し、ｐ+ 型半導体領域
１５の上部にコンタクトホール２１を形成し、ゲート電
極７の上部にコンタクトホール２２を形成する。このエ
ッチングは、基板１や素子分離溝２内の酸化シリコン膜
３の削れ量を最小とするために、窒化シリコン膜１７を
高い選択比でエッチングするガス（例えばＣＦ4 ＋ＣＨ
Ｆ3 ＋Ａｒ）を使用して行う。これにより、隣り合った
ゲート電極７、７のスペースよりも微細な径を有するコ
ンタクトホール２０、２１がゲート電極７に対してセル
フアライン（自己整合）で形成される。
【００２９】次に、図１０に示すように、コンタクトホ
ール２０〜２２の内部にプラグ２３を形成した後、酸化
シリコン膜１８の上部に配線２４〜２９を形成する。プ
ラグ２３は、例えばコンタクトホール２０〜２２の内部
を含む酸化シリコン膜１８の上部にスパッタリング法で
Ｗ膜を堆積した後、酸化シリコン膜１８の上部のＷ膜を
ＣＭＰ法で研磨することによって形成する。また、配線
２４〜２９は、例えば酸化シリコン膜１８の上部にスパ
ッタリング法でＷ膜（またはＡｌ合金膜）を堆積した
後、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングでこのＷ膜（またはＡｌ合金膜）をパター
ニングすることによって形成する。
ール２０〜２２の内部にプラグ２３を形成した後、酸化
シリコン膜１８の上部に配線２４〜２９を形成する。プ
ラグ２３は、例えばコンタクトホール２０〜２２の内部
を含む酸化シリコン膜１８の上部にスパッタリング法で
Ｗ膜を堆積した後、酸化シリコン膜１８の上部のＷ膜を
ＣＭＰ法で研磨することによって形成する。また、配線
２４〜２９は、例えば酸化シリコン膜１８の上部にスパ
ッタリング法でＷ膜（またはＡｌ合金膜）を堆積した
後、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングでこのＷ膜（またはＡｌ合金膜）をパター
ニングすることによって形成する。
【００３０】（１）本実施の形態によれば、ゲートアレ
イを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極７、ソース、ドレイン（ｎ+ 型半導体領域１４）およ
びｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７、ソー
ス、ドレイン（ｐ+ 型半導体領域１５）を低抵抗化する
ことができるので、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの動作速度が向上す
る。
イを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極７、ソース、ドレイン（ｎ+ 型半導体領域１４）およ
びｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７、ソー
ス、ドレイン（ｐ+ 型半導体領域１５）を低抵抗化する
ことができるので、ｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの動作速度が向上す
る。
【００３１】（２）本実施の形態によれば、セルフアラ
イン・コンタクト（ＳＡＣ）を実現できるので、ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐの微細化を推進することができる。
イン・コンタクト（ＳＡＣ）を実現できるので、ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐの微細化を推進することができる。
【００３２】（３）本実施の形態によれば、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐを結線するためのコンタクトホール２０〜２１を１枚
のフォトマスクで形成することができる。
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐを結線するためのコンタクトホール２０〜２１を１枚
のフォトマスクで形成することができる。
【００３３】（４）上記（１）〜（３）により、高速か
つ大規模なＣＭＯＳ−ゲートアレイを安価に製造するこ
とができる。
つ大規模なＣＭＯＳ−ゲートアレイを安価に製造するこ
とができる。
【００３４】（実施の形態２）本発明の実施の形態２で
あるＣＭＯＳ−ゲートアレイの製造方法を図１１〜図１
６を用いて工程順に説明する。
あるＣＭＯＳ−ゲートアレイの製造方法を図１１〜図１
６を用いて工程順に説明する。
【００３５】まず、図１１に示すように、前記実施の形
態１（図１〜図５）と同様の方法でポリメタル構造のゲ
ート電極７と、表面にシリサイド層９が形成されたソー
ス、ドレインとを有するｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
態１（図１〜図５）と同様の方法でポリメタル構造のゲ
ート電極７と、表面にシリサイド層９が形成されたソー
ス、ドレインとを有するｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
【００３６】次に、図１２に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
の上部にＣＶＤ法で窒化シリコン膜１７を堆積した後、
図１３に示すように、フォトレジスト膜３１をマスクに
したドライエッチングにより、後の工程でコンタクトホ
ール２２を形成する領域（ゲート電極７の上部）の窒化
シリコン膜１７を除去する。
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
の上部にＣＶＤ法で窒化シリコン膜１７を堆積した後、
図１３に示すように、フォトレジスト膜３１をマスクに
したドライエッチングにより、後の工程でコンタクトホ
ール２２を形成する領域（ゲート電極７の上部）の窒化
シリコン膜１７を除去する。
【００３７】次に、上記フォトレジスト膜３１を除去し
た後、図１４に示すように、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部にＣＶ
Ｄ法で酸化シリコン膜１８を堆積し、続いてフォトレジ
スト膜３２をマスクにしてゲート電極７、ｎ+ 型半導体
領域１４およびｐ+ 型半導体領域１５の上部の酸化シリ
コン膜１８をドライエッチングする。このエッチング
は、酸化シリコン膜１８の下層の窒化シリコン膜１７が
削れるのを防ぐために、酸化シリコン膜１８を高い選択
比でエッチングするガスを使用して行う。なお、ゲート
電極７の上部の酸化シリコン膜１８をエッチングする際
は、ゲート電極７の一部を構成するＷ膜がエッチングの
ストッパとなる。
た後、図１４に示すように、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部にＣＶ
Ｄ法で酸化シリコン膜１８を堆積し、続いてフォトレジ
スト膜３２をマスクにしてゲート電極７、ｎ+ 型半導体
領域１４およびｐ+ 型半導体領域１５の上部の酸化シリ
コン膜１８をドライエッチングする。このエッチング
は、酸化シリコン膜１８の下層の窒化シリコン膜１７が
削れるのを防ぐために、酸化シリコン膜１８を高い選択
比でエッチングするガスを使用して行う。なお、ゲート
電極７の上部の酸化シリコン膜１８をエッチングする際
は、ゲート電極７の一部を構成するＷ膜がエッチングの
ストッパとなる。
【００３８】次に、図１５に示すように、上記フォトレ
ジスト膜３２をマスクにして窒化シリコン膜１７をドラ
イエッチングすることにより、ｎ+ 型半導体領域１４の
上部にコンタクトホール２０を形成し、ｐ+ 型半導体領
域１５の上部にコンタクトホール２１を形成し、ゲート
電極７の上部にコンタクトホール２２を形成する。この
エッチングは、基板１や素子分離溝２内の酸化シリコン
膜３の削れ量を最小とするために、窒化シリコン膜１７
を高い選択比でエッチングするガスを使用して行う。こ
れにより、隣り合ったゲート電極７、７のスペースより
も微細な径を有するコンタクトホール２０、２１がゲー
ト電極７に対してセルフアライン（自己整合）で形成さ
れる。
ジスト膜３２をマスクにして窒化シリコン膜１７をドラ
イエッチングすることにより、ｎ+ 型半導体領域１４の
上部にコンタクトホール２０を形成し、ｐ+ 型半導体領
域１５の上部にコンタクトホール２１を形成し、ゲート
電極７の上部にコンタクトホール２２を形成する。この
エッチングは、基板１や素子分離溝２内の酸化シリコン
膜３の削れ量を最小とするために、窒化シリコン膜１７
を高い選択比でエッチングするガスを使用して行う。こ
れにより、隣り合ったゲート電極７、７のスペースより
も微細な径を有するコンタクトホール２０、２１がゲー
ト電極７に対してセルフアライン（自己整合）で形成さ
れる。
【００３９】次に、図１６に示すように、コンタクトホ
ール２０〜２２の内部にプラグ２３を形成し、続いて酸
化シリコン膜１８の上部に配線２４〜２９を形成する。
プラグ２３および配線２４〜２９は、前記実施の形態１
と同様の方法で形成する。このように、本実施の形態に
よれば、前記実施の形態１と同様の効果を得ることがで
きる。
ール２０〜２２の内部にプラグ２３を形成し、続いて酸
化シリコン膜１８の上部に配線２４〜２９を形成する。
プラグ２３および配線２４〜２９は、前記実施の形態１
と同様の方法で形成する。このように、本実施の形態に
よれば、前記実施の形態１と同様の効果を得ることがで
きる。
【００４０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４１】前記実施の形態では、ＣＭＯＳ−ゲートア
レイに適用した場合について説明したが、これに限定さ
れるものではなく、微細なデザインルールで製造される
ＭＯＳ−ＬＳＩに広く適用することができる。
レイに適用した場合について説明したが、これに限定さ
れるものではなく、微細なデザインルールで製造される
ＭＯＳ−ＬＳＩに広く適用することができる。
【００４２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４３】本発明によれば、ＭＩＳＦＥＴを有する半
導体集積回路装置の高速化を推進することができる。
導体集積回路装置の高速化を推進することができる。
【００４４】本発明によれば、ＭＩＳＦＥＴを有する半
導体集積回路装置の高集積化を推進することができる。
導体集積回路装置の高集積化を推進することができる。
【００４５】本発明によれば、ＭＩＳＦＥＴを有する半
導体集積回路装置の製造コストを低減することができ
る。
導体集積回路装置の製造コストを低減することができ
る。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
置の製造方法を示す基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート酸化膜 ７ ゲート電極 ８ 酸化シリコン膜 ９ シリサイド層 １０ Ｔｉ膜 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ サイドウォールスペーサ １４ ｎ+ 型半導体領域（ソース、ドレイン） １５ ｐ+ 型半導体領域（ソース、ドレイン） １６ フォトレジスト膜 １７ 窒化シリコン膜 １８ 酸化シリコン膜 １９ フォトレジスト膜 ２０〜２２ コンタクトホール ２３ プラグ ２４〜２９ 配線 ３１、３２ フォトレジスト膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 正文 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 野中 裕介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 齊藤 朋広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB18 BB20 BB25 CC01 CC05 DD02 DD04 DD08 DD16 DD26 DD37 DD43 DD78 DD84 EE09 EE14 GG10 GG14 HH16 5F038 CA04 CD18 CD19 EZ15 EZ17 EZ18 5F048 AA00 AA09 AB02 AC03 BA01 BB06 BB09 BB13 BC06 BE03 BF06 BF15 BF16 BG14 DA25 DA30
Claims (6)
- 【請求項１】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法； （ａ）半導体基板の主面上に第１導体膜を形成し、次い
で前記第１導体膜の上部に第１酸化シリコン膜を形成し
た後、前記第１酸化シリコン膜および前記第１導体膜を
パターニングすることによって、上面が前記第１酸化シ
リコン膜で覆われたゲート電極を形成する工程、（ｂ）
前記ゲート電極の両側の前記半導体基板にソース、ドレ
インを形成した後、前記半導体基板上に高融点金属膜を
形成し、次いで前記半導体基板を熱処理することによっ
て、前記ソース、ドレインの表面に高融点金属シリサイ
ド層を形成する工程、（ｃ）前記ゲート電極の上部の前
記第１酸化シリコン膜を除去した後、前記半導体基板上
に窒化シリコン膜を形成し、次いで前記窒化シリコン膜
の上部に第２酸化シリコン膜を形成する工程、（ｄ）前
記第２酸化シリコン膜と前記窒化シリコン膜とのエッチ
ング速度差を利用したドライエッチングにより、前記ソ
ース、ドレインの上部に前記ゲート電極に対してセルフ
アラインで第１コンタクトホールを形成し、前記ゲート
電極の上部に第２コンタクトホールを形成する工程。 - 【請求項２】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法； （ａ）半導体基板の主面上に第１導体膜を形成し、次い
で前記第１導体膜の上部に第１酸化シリコン膜を形成し
た後、前記第１酸化シリコン膜および前記第１導体膜を
パターニングすることによって、上面が前記第１酸化シ
リコン膜で覆われたゲート電極を形成する工程、（ｂ）
前記ゲート電極の両側の前記半導体基板にソース、ドレ
インを形成した後、前記半導体基板上に高融点金属膜を
形成し、次いで前記半導体基板を熱処理することによっ
て、前記ソース、ドレインの表面に高融点金属シリサイ
ド層を形成する工程、（ｃ）前記半導体基板上に窒化シ
リコン膜を形成した後、後の工程で第２コンタクトホー
ルが形成される領域の前記窒化シリコン膜を除去する工
程、（ｄ）前記窒化シリコン膜の上部に第２酸化シリコ
ン膜を形成した後、前記第２酸化シリコン膜と前記窒化
シリコン膜とのエッチング速度差を利用したドライエッ
チングにより、前記ソース、ドレインの上部に前記ゲー
ト電極に対してセルフアラインで第１コンタクトホール
を形成し、前記ゲート電極の上部に前記第２コンタクト
ホールを形成する工程。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１導体膜は、その最上
部が高融点金属膜で構成されることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記ゲート電極を形成し
た後、前記ソース、ドレインの表面に前記高融点金属シ
リサイド層を形成する工程に先立って、前記ゲート電極
の側壁に酸化シリコン膜からなるサイドウォールスペー
サを形成することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置の製造方法において、前記（ｄ）工程の
後、前記第２酸化シリコン膜の上部に配線を形成する工
程をさらに含むことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体集積回路装置の製造方法において、前記半導体集積
回路装置は、ゲートアレイであることを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142634A JP2000332130A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142634A JP2000332130A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332130A true JP2000332130A (ja) | 2000-11-30 |
Family
ID=15319923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11142634A Pending JP2000332130A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
-
1999
- 1999-05-24 JP JP11142634A patent/JP2000332130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| JP5079687B2 (ja) | Ｓｏｉデバイスの製造方法 | |
| JPH04233275A (ja) | 集積回路の相互接続構造 | |
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JPH09260656A (ja) | 半導体装置の製造方法 | |
| US6995434B2 (en) | Semiconductor device and method of fabricating the same | |
| JPH1140679A (ja) | 半導体装置およびその製造方法 | |
| JP2000332130A (ja) | 半導体集積回路装置の製造方法 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JP4241288B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP2967754B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10125915A (ja) | 半導体装置及びその製造方法 | |
| KR100480577B1 (ko) | 버티드콘택을갖는반도체장치및그제조방법 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH11312788A (ja) | 半導体素子の製造方法 | |
| KR100518220B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| JPH05343632A (ja) | Ｃｍｏｓ素子と工程 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| JP2792468B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2001110912A (ja) | 半導体装置の製造方法 | |
| JPH08162632A (ja) | 半導体装置およびその製造方法 | |
| JPH05226590A (ja) | 半導体装置及び半導体装置の製造方法 |