JPH02224256A - 半導体素子接続構造 - Google Patents
半導体素子接続構造Info
- Publication number
- JPH02224256A JPH02224256A JP1044256A JP4425689A JPH02224256A JP H02224256 A JPH02224256 A JP H02224256A JP 1044256 A JP1044256 A JP 1044256A JP 4425689 A JP4425689 A JP 4425689A JP H02224256 A JPH02224256 A JP H02224256A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- bump
- plating
- superelastic
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の接続構造に関するものである。
（従来の技術）
従来の半導体素子のフリップチップ接続の概略構造を第
８図に示す。図中の１は半導体素子、２は配線基板、３
ははんだバンプ、４は半導体素子１と配線基板２のそれ
ぞれに設けられた電極であり、Ａ−λは半導体素子の中
心を示している。
８図に示す。図中の１は半導体素子、２は配線基板、３
ははんだバンプ、４は半導体素子１と配線基板２のそれ
ぞれに設けられた電極であり、Ａ−λは半導体素子の中
心を示している。
フリップチップ接続は、半導体素子１と配線基板２の電
極４の電気的接続を、はんだバンプ３を加熱溶融する一
括接続で行えるので、ワイヤボンディング法に比べて作
業性が優れている。又、ワイヤボンディング法及びＴ
Ａ Ｂ （Ｔａｐｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎ
ｇ ）法のように電極配置が半導体素子の周辺に限定さ
れないので、大幅に接続端子数を増大できるという特徴
をもっている。
極４の電気的接続を、はんだバンプ３を加熱溶融する一
括接続で行えるので、ワイヤボンディング法に比べて作
業性が優れている。又、ワイヤボンディング法及びＴ
Ａ Ｂ （Ｔａｐｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎ
ｇ ）法のように電極配置が半導体素子の周辺に限定さ
れないので、大幅に接続端子数を増大できるという特徴
をもっている。
しかしながら、この接続構造では第９図に示すように、
・温度変化が生じた場合半導体素子１と配線基板２との
熱膨張係数の差による寸法ずれＢが発生し、はんだバン
プ３に剪断歪みを生じ接続信頼性が低下する。
・温度変化が生じた場合半導体素子１と配線基板２との
熱膨張係数の差による寸法ずれＢが発生し、はんだバン
プ３に剪断歪みを生じ接続信頼性が低下する。
剪断歪みは、はんだバンプ３と半導体素子１との中心距
離の増加とともに増大するため、はんだバンプ３の許容
しうる剪断歪み量からはんだバンプ３を配置できる領域
が制限され、多端子化ならびに大面積の半導体素子への
適用が困難であった。
離の増加とともに増大するため、はんだバンプ３の許容
しうる剪断歪み量からはんだバンプ３を配置できる領域
が制限され、多端子化ならびに大面積の半導体素子への
適用が困難であった。
このはんだバンプの剪断歪みを低減させる手段として、
半導体素子と熱膨張係数の近い配線基板材料を用いる方
法が考えられるが、配線基板材料が制限されてしまうと
いう欠点がある。
半導体素子と熱膨張係数の近い配線基板材料を用いる方
法が考えられるが、配線基板材料が制限されてしまうと
いう欠点がある。
一方、ポリイミドフィルムで支持したはんだバンプを重
ねて多段バンプを形成し、剪断歪みを低減する方法（特
開昭６２−２９３７３０号公報）が提案されている。
ねて多段バンプを形成し、剪断歪みを低減する方法（特
開昭６２−２９３７３０号公報）が提案されている。
しかしながら、はんだバンプを積み重ねるため、必要部
材の増加、接続工数の増加に伴う価格上昇という欠点が
ある。
材の増加、接続工数の増加に伴う価格上昇という欠点が
ある。
又、第１０図は金属バンプを圧力で当接させて電気的接
続を得る半導体素子接続構造である。第１０図において
、半導体素子１と配線基板２のそれぞれの電極４上には
金属バンプ３３が形成されている。この金属バンプ３３
には樹脂５の硬化時の収縮力により圧力が加わり、金属
バンブ３３同士が機械的に接触し電気的接続が得られる
。
続を得る半導体素子接続構造である。第１０図において
、半導体素子１と配線基板２のそれぞれの電極４上には
金属バンプ３３が形成されている。この金属バンプ３３
には樹脂５の硬化時の収縮力により圧力が加わり、金属
バンブ３３同士が機械的に接触し電気的接続が得られる
。
しかしながら、この接続構造では金属バンプ３３の高さ
がバラツクと電気的接続が得られない箇所が生ずる。又
、樹脂５の熱膨張係数は金属バンプ３３に比べて大きい
ため、温度変化が生じると圧力が弱まり、金属バンプ３
３の接触が不安定になるので、接続信頼性に欠けるとい
う問題点があつた。
がバラツクと電気的接続が得られない箇所が生ずる。又
、樹脂５の熱膨張係数は金属バンプ３３に比べて大きい
ため、温度変化が生じると圧力が弱まり、金属バンプ３
３の接触が不安定になるので、接続信頼性に欠けるとい
う問題点があつた。
（発明が解決しようとする課題）
本発明では、上記に述べた半導体素子と配線基板の間に
発生する大きな剪断歪み、バンプ高さのバラツキ及び樹
脂との熱膨張係数の差による圧力変動に対して電気的接
続の信頼性が高く、しかも微細接続が可能な安価な半導
体素子接続構造を提供するものである。
発生する大きな剪断歪み、バンプ高さのバラツキ及び樹
脂との熱膨張係数の差による圧力変動に対して電気的接
続の信頼性が高く、しかも微細接続が可能な安価な半導
体素子接続構造を提供するものである。
（課題を解決するための手段）
本発明では、上記課題を解決するために超弾性体材料を
介在させた半導体素子実装構造として、超弾性体材料を
半導体素子の接続部又は実装配線基板の接続部に選択的
に電解析出させ、バンプ構造とし、そのバンプを接続点
として加圧又は表面にコートしたはんだなどを溶融させ
ることにより接続を得る半導体素子接続構造である。
介在させた半導体素子実装構造として、超弾性体材料を
半導体素子の接続部又は実装配線基板の接続部に選択的
に電解析出させ、バンプ構造とし、そのバンプを接続点
として加圧又は表面にコートしたはんだなどを溶融させ
ることにより接続を得る半導体素子接続構造である。
これは超弾性体材料を半導体素子における熱歪みを受け
る部分に使用することにより繰り返しの歪みに対しても
弾性範囲で変形を繰り返すことで破断を防止することを
狙ったものであり、外部歪みに柔軟に追従するバンプ構
造であるため信軌性の高い接続が得られる。
る部分に使用することにより繰り返しの歪みに対しても
弾性範囲で変形を繰り返すことで破断を防止することを
狙ったものであり、外部歪みに柔軟に追従するバンプ構
造であるため信軌性の高い接続が得られる。
超弾性体材料としては、弾性歪みが０．５％以上の金属
、例えばＣｕ−Ｚｎ−５ｎ、 Ａｕ−Ｃｕ−Ｚｎ、 Ａ
ｇ−Ｃｄ。
、例えばＣｕ−Ｚｎ−５ｎ、 Ａｕ−Ｃｕ−Ｚｎ、 Ａ
ｇ−Ｃｄ。
Ａｕ−Ｃｄ、 Ｐｅ−Ｐｔ、 Ｐｅ−Ｐｄなどが用いら
れ、これらの合金を合金めっき浴により接続点に選択析
出させるものである。
れ、これらの合金を合金めっき浴により接続点に選択析
出させるものである。
このように形成した超弾性合金は、超弾性特性を向上さ
せるため、必要に応じて、加熱急冷等の熱処理を施して
もよい。
せるため、必要に応じて、加熱急冷等の熱処理を施して
もよい。
本発明では、超弾性合金のバンプ材料を、フォトリソグ
ラフィ（フォトリソ）及びめっき工程で高精度にかつ極
めて安価に形成できるため信頼性の高い半導体接続を得
ることができる。
ラフィ（フォトリソ）及びめっき工程で高精度にかつ極
めて安価に形成できるため信頼性の高い半導体接続を得
ることができる。
（実施例）
実施例１
次に本発明を図面に示す実施例に基づいて説明する。
第１図は本発明の接続部の断面構造を示すもので６は銅
層、７は超弾性バンプ、８は金を示している。
層、７は超弾性バンプ、８は金を示している。
この実施例では７の超弾性バンプを２の配線基板側に形
成したものでこの超弾性バンプ７と半導体素子１の電極
４をアライメントし収縮性樹脂５で固定接続したもので
ある。
成したものでこの超弾性バンプ７と半導体素子１の電極
４をアライメントし収縮性樹脂５で固定接続したもので
ある。
第２図は本実施例の工程を示すもので以下順に説明する
。まず配線が施された配線基板２に全面に銅Ｎ６を無電
解銅めっきで形成する。次にバンプ部分となるところの
み露出するようにフォトリソでめっきレジストを形成す
る。次に超弾性バンプ材料としてＣｕ−Ｚｎ−５ｎ（組
成比Ｃｕ ３４．７ｗｔ％Ｚｎ−３，０ｗｔ％Ｓｎ）
を銅層の露出したバンプ部分に電気めっきにより析出さ
せる。ここで用いた、銅合金めっき液組成を第１表に示
した。
。まず配線が施された配線基板２に全面に銅Ｎ６を無電
解銅めっきで形成する。次にバンプ部分となるところの
み露出するようにフォトリソでめっきレジストを形成す
る。次に超弾性バンプ材料としてＣｕ−Ｚｎ−５ｎ（組
成比Ｃｕ ３４．７ｗｔ％Ｚｎ−３，０ｗｔ％Ｓｎ）
を銅層の露出したバンプ部分に電気めっきにより析出さ
せる。ここで用いた、銅合金めっき液組成を第１表に示
した。
第 １ 表
この合金めっきではＣｕ、 Ｚｎ、 Ｓｎの酸化電位が
著しく異なるためめっき装置は第３図に示すような分離
陽極型の装置を用いた。
著しく異なるためめっき装置は第３図に示すような分離
陽極型の装置を用いた。
第３図において、９は銅陽極板、１０は銅陽極板、１１
は亜鉛陽極板、１２はめっき槽、１７はめっき液、１３
は各陽極電流を調整するための可変抵抗器、１４はそれ
ぞれの陽極の電流計、１５はそれぞれの陽極対陰極の電
圧計、１６は直流電源を示している。
は亜鉛陽極板、１２はめっき槽、１７はめっき液、１３
は各陽極電流を調整するための可変抵抗器、１４はそれ
ぞれの陽極の電流計、１５はそれぞれの陽極対陰極の電
圧計、１６は直流電源を示している。
図に示すように３種の陽極金属をそれぞれ個別の回路を
作って、それぞれについて陽極電流及び陽極と陰極（被
めっき物）との電位差を調整することにより、めっき液
内のそれぞれの金属イオン濃度を一定に保つことができ
、また析出金属の組成も一定に保つことができる。
作って、それぞれについて陽極電流及び陽極と陰極（被
めっき物）との電位差を調整することにより、めっき液
内のそれぞれの金属イオン濃度を一定に保つことができ
、また析出金属の組成も一定に保つことができる。
以上のめっき液及びめっき装置を用いて超弾性バンプ７
を形成した後接触抵抗を下げることとエツチングレジス
トのために超弾性バンプ７の上に金めつき層８を施す、
その後めっきレジストを剥離し、塩化第２鉄又は過硫酸
アンモニウム溶液などでバンブ部以外の銅層６を除去す
る。
を形成した後接触抵抗を下げることとエツチングレジス
トのために超弾性バンプ７の上に金めつき層８を施す、
その後めっきレジストを剥離し、塩化第２鉄又は過硫酸
アンモニウム溶液などでバンブ部以外の銅層６を除去す
る。
このようなエツチング工程を必要とすることから、配線
基板２の導体は、予め金などの耐エツチング金属のコー
トを施しておく必要がある。
基板２の導体は、予め金などの耐エツチング金属のコー
トを施しておく必要がある。
このようにして完成した配線基板２の半導体素子搭載部
に収縮樹脂を印刷などによりコートし、半導体素子をア
ライメントし硬化させることにより接続を得るものであ
る。
に収縮樹脂を印刷などによりコートし、半導体素子をア
ライメントし硬化させることにより接続を得るものであ
る。
又、接続手段としては、収縮樹脂の代わりに仮バネなど
の加圧方法を用いても良い。
の加圧方法を用いても良い。
一方溶融接続を得る場合には、金めつき層８の代わりに
はんだめっきを行い半導体素子をアライメントした後、
リフロー炉ではんだを溶融させ接続させることもできる
。
はんだめっきを行い半導体素子をアライメントした後、
リフロー炉ではんだを溶融させ接続させることもできる
。
このような接続構造とすることにより本弾性体バンプは
、２％の弾性歪みを示し、０〜１５０°Ｃの温度サイク
ルを１０００回繰返しても電気的接触は維持された。
、２％の弾性歪みを示し、０〜１５０°Ｃの温度サイク
ルを１０００回繰返しても電気的接触は維持された。
実施例２
第１の実施例では、超弾性バンプを配線基板２に形成し
たものを示したが、本実施例では半導体素子側にバンプ
を形成した例を示す。
たものを示したが、本実施例では半導体素子側にバンプ
を形成した例を示す。
第４図は本発明の第２の実施例における接続部の断面構
造を示すもので半導体素子１上の電極４の表面にアルミ
ニウム層１８を形成し、その後チタン、白金、金７１１
９を形成し、この上に超弾性金属バンプ２０としてＦｅ
−２６ａｔ％Ｐｄを電気めっきにより選択的に形成し、
バンプ表面に金層８を形成して配線基板２の電極４とコ
ンタクトするものである。
造を示すもので半導体素子１上の電極４の表面にアルミ
ニウム層１８を形成し、その後チタン、白金、金７１１
９を形成し、この上に超弾性金属バンプ２０としてＦｅ
−２６ａｔ％Ｐｄを電気めっきにより選択的に形成し、
バンプ表面に金層８を形成して配線基板２の電極４とコ
ンタクトするものである。
第５図は詳細な工程フローを示したものでる。
まず半導体素子１のバンプ電極部４以外の部分は予めパ
ッシベーション膜で保護しておき、半導体素子全面にア
ルミニウム蒸着膜１８を形成する。
ッシベーション膜で保護しておき、半導体素子全面にア
ルミニウム蒸着膜１８を形成する。
このアルミニウム蒸着膜１８はめっき用の通電フィルム
として作用する。その後、フォトリソによりバンプ部を
露出させるようにレジスト膜を形成し、チタン、白金、
金層１９を蒸着する。この時の断面を第６図に示した。
として作用する。その後、フォトリソによりバンプ部を
露出させるようにレジスト膜を形成し、チタン、白金、
金層１９を蒸着する。この時の断面を第６図に示した。
第６図において２１はパッシベーション膜、２２はレジ
スト膜を示している。
スト膜を示している。
この後、有機溶剤中に浸漬しレジスト膜２２を溶解剥離
することによりバンプ部以外のチタン。
することによりバンプ部以外のチタン。
白金、金層を除去できる。これは一般にリフトオフ法と
よばれるものである。
よばれるものである。
次に第７図に示すようにバンプ部が露出するようにめっ
きレジスト２３を形成し電気めっきで鉄系超弾性バンプ
２０を形成する。鉄系超弾性バンプ（Ｆｅ−Ｐｄ系）の
めっき液組成を第２表に示した。
きレジスト２３を形成し電気めっきで鉄系超弾性バンプ
２０を形成する。鉄系超弾性バンプ（Ｆｅ−Ｐｄ系）の
めっき液組成を第２表に示した。
第２表
Ｆｅ −Ｐｄめっき液組成
めっき装置は第３図に示したものと基本的に同じであり
この場合は２つの陽極板（Ｆｅ、 Ｐｄ）としてめっき
した。
この場合は２つの陽極板（Ｆｅ、 Ｐｄ）としてめっき
した。
次に金めつき８を施し、めっきレジスト２３を剥離して
、アルミニウムエツチング液を用いてバンプ部以外のア
ルミニウム層１８をエツチングして完成となる。
、アルミニウムエツチング液を用いてバンプ部以外のア
ルミニウム層１８をエツチングして完成となる。
以下実施例１と同様の接続構造とすることができる。
なお、本実施例においてもバンプ表面にはんだめっきを
施すことによりはんだでの溶融接続とすることができる
。
施すことによりはんだでの溶融接続とすることができる
。
このような構造とすることにより本弾性体バンプは１％
の弾性歪みを示し、０〜１５０°Ｃの温度サイクルを１
０００回繰り返しても電気的接触は維持された。
の弾性歪みを示し、０〜１５０°Ｃの温度サイクルを１
０００回繰り返しても電気的接触は維持された。
（発明の効果）
以上のように本発明は、半導体素子接続バンプとして、
それぞれを接触させてバンプ自身の弾性変形を利用して
配線基板及び半導体素子の歪みに追従するバンプ構造を
電気めっきとフォトリソにより高精度でかつ安価に得る
ことができ、信顛性の高いフリップチップ接合が可能と
なった。
それぞれを接触させてバンプ自身の弾性変形を利用して
配線基板及び半導体素子の歪みに追従するバンプ構造を
電気めっきとフォトリソにより高精度でかつ安価に得る
ことができ、信顛性の高いフリップチップ接合が可能と
なった。
第１図は本発明の実施例１の超弾性バンプを配線基板側
に形成した半導体素子接続構造を示す説明図、第２図は
第１図の半導体素子接続構造を実現するための工程フロ
ー図、第３図はめっき装置の説明図、第４図は実施例２
として半導体素子側に超弾性バンプを形成した接続構造
を示す説明図、第５図は第４図の半導体素子接続構造を
実現するための工程フロー図、第６図及び第７図は実施
例２の工程を詳細に説明するためのプロセス断面図、第
８図〜第１０図は従来のはんだバンプにより接続された
半導体素子と配線基板の断面図で、第９図は温度変化に
より配線基板が膨張しバンプ、剪断歪みが導入された様
子を示し、第１０図ははんだバンプを圧力で接触させて
樹脂で固めた場合の半導体素子接続構造の断面を示す。 １・・・半導体素子、２・・・配線基板、３・・・はん
だバンプ、４・・・金属電極、５・・・樹脂、６・・・
銅めっき層、７・・・銅系超弾性バンプ、８・・・金層
、９・・・銀陽極板、１０・・・銅陽極板、１１・・・
亜鉛陽極板、１２・・・めっき槽、１３・・・可変抵抗
器、１４・・・電流針、１５・・・電圧計、１６・・・
直流電源、１７・・・めっき液、１８・・・アルミニウ
ム蒸着層、１９・・・チタン、白金、金層、２０・・・
鉄系超弾性バンプ、２１・・・パッシベーション膜、２
２・・・レジスト膜、２３・・・めっきレジ７’、ｌ−
，３３・・・金属バンプ。 特許出願人 新日本製鐵株式會社他１名第２図 第３図
に形成した半導体素子接続構造を示す説明図、第２図は
第１図の半導体素子接続構造を実現するための工程フロ
ー図、第３図はめっき装置の説明図、第４図は実施例２
として半導体素子側に超弾性バンプを形成した接続構造
を示す説明図、第５図は第４図の半導体素子接続構造を
実現するための工程フロー図、第６図及び第７図は実施
例２の工程を詳細に説明するためのプロセス断面図、第
８図〜第１０図は従来のはんだバンプにより接続された
半導体素子と配線基板の断面図で、第９図は温度変化に
より配線基板が膨張しバンプ、剪断歪みが導入された様
子を示し、第１０図ははんだバンプを圧力で接触させて
樹脂で固めた場合の半導体素子接続構造の断面を示す。 １・・・半導体素子、２・・・配線基板、３・・・はん
だバンプ、４・・・金属電極、５・・・樹脂、６・・・
銅めっき層、７・・・銅系超弾性バンプ、８・・・金層
、９・・・銀陽極板、１０・・・銅陽極板、１１・・・
亜鉛陽極板、１２・・・めっき槽、１３・・・可変抵抗
器、１４・・・電流針、１５・・・電圧計、１６・・・
直流電源、１７・・・めっき液、１８・・・アルミニウ
ム蒸着層、１９・・・チタン、白金、金層、２０・・・
鉄系超弾性バンプ、２１・・・パッシベーション膜、２
２・・・レジスト膜、２３・・・めっきレジ７’、ｌ−
，３３・・・金属バンプ。 特許出願人 新日本製鐵株式會社他１名第２図 第３図
Claims (1)
- 超弾性体材料を介在させて電気的接続する半導体素子接
続構造であって、前記超弾性体材料を電気めっきにて形
成したことを特徴とする半導体素子接続構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044256A JP2709499B2 (ja) | 1989-02-25 | 1989-02-25 | 半導体素子接続構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044256A JP2709499B2 (ja) | 1989-02-25 | 1989-02-25 | 半導体素子接続構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224256A true JPH02224256A (ja) | 1990-09-06 |
| JP2709499B2 JP2709499B2 (ja) | 1998-02-04 |
Family
ID=12686443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044256A Expired - Fee Related JP2709499B2 (ja) | 1989-02-25 | 1989-02-25 | 半導体素子接続構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709499B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784779A (en) * | 1995-05-20 | 1998-07-28 | Robert Bosch Gmbh | Method for joining an electrical connection of a non-packaged IC component with a conductive strip on a substrate |
| JP2011060926A (ja) * | 2009-09-09 | 2011-03-24 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-02-25 JP JP1044256A patent/JP2709499B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784779A (en) * | 1995-05-20 | 1998-07-28 | Robert Bosch Gmbh | Method for joining an electrical connection of a non-packaged IC component with a conductive strip on a substrate |
| JP2011060926A (ja) * | 2009-09-09 | 2011-03-24 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709499B2 (ja) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0382080B1 (en) | Bump structure for reflow bonding of IC devices | |
| US5194137A (en) | Solder plate reflow method for forming solder-bumped terminals | |
| US4435611A (en) | Conductive paste | |
| JPS6032311B2 (ja) | 導電体及びその製造方法 | |
| RU2159482C2 (ru) | Соединительные выводы электронного компонента (варианты), электронный компонент (варианты) и способ его изготовления (варианты) | |
| JP4087080B2 (ja) | 配線基板の製造方法およびマルチップモジュールの製造方法 | |
| JPH04263433A (ja) | 電気的接続接点の形成方法および電子部品の実装方法 | |
| USH498H (en) | Electronic component including soldered electrical leads | |
| JPH03178152A (ja) | モールドｉｃおよびその製造方法 | |
| JP3297177B2 (ja) | 半導体装置の製造方法 | |
| KR910002453B1 (ko) | 본딩방법 | |
| EP0262580B1 (en) | Method of electrically bonding two objects | |
| JPH02224256A (ja) | 半導体素子接続構造 | |
| JP3349166B2 (ja) | 回路基板 | |
| JPH04263434A (ja) | 電気的接続接点の形成方法および電子部品の実装方法 | |
| JPH02276249A (ja) | 半導体回路バンプの製造方法 | |
| JP2895568B2 (ja) | 電気回路部材 | |
| JP3173109B2 (ja) | 半導体素子及びその製造方法 | |
| JP2709501B2 (ja) | 半導体素子接続方法 | |
| JP3733644B2 (ja) | ２層配線基板及びその製造方法 | |
| JP2000340594A (ja) | 転写バンプシートとその製造方法 | |
| JP2002176267A (ja) | 電子部品、回路装置とその製造方法並びに半導体装置 | |
| JP3311376B2 (ja) | バンプ形成方法 | |
| JP2705263B2 (ja) | Ｔａｂ用テープキャリアの製造方法 | |
| JPS6148993A (ja) | 混成集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |