JPH02224273A - Ｍｏｓ型半導体素子およびその製造方法 - Google Patents
Ｍｏｓ型半導体素子およびその製造方法Info
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- JPH02224273A JPH02224273A JP63313846A JP31384688A JPH02224273A JP H02224273 A JPH02224273 A JP H02224273A JP 63313846 A JP63313846 A JP 63313846A JP 31384688 A JP31384688 A JP 31384688A JP H02224273 A JPH02224273 A JP H02224273A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分ＩＦ）
この発明は、ＭＯＳ型半導体素子およびその製造方法に
関するものである。
関するものである。
（従来の技術）
半導体デバイスの高性能化のために、スケーリング則を
よりどころとした縮小化が進められている。しかし、縮
小化が進むにつれて、従来考慮されていなかった次のよ
うな問題点が発生するようになった。
よりどころとした縮小化が進められている。しかし、縮
小化が進むにつれて、従来考慮されていなかった次のよ
うな問題点が発生するようになった。
（１） ソース／ドレイン接合深さが浅くなることに
より、ソース／ドレインの寄生抵抗弁が大きくなり、ト
ランジスタを微細化し、チャネル抵抗を小さくしても、
それに見合うだけのドレイン電流の増加が得られなくな
った。
より、ソース／ドレインの寄生抵抗弁が大きくなり、ト
ランジスタを微細化し、チャネル抵抗を小さくしても、
それに見合うだけのドレイン電流の増加が得られなくな
った。
（２）ゲート絶縁膜が薄膜化され、ゲート耐圧の低下、
さらにはトンネリングによるゲート電流の増加が見うけ
られるようになった。これは、ゲート絶縁膜がシリコン
酸化膜で約５ ｎｍより薄いとき顕著となる。
さらにはトンネリングによるゲート電流の増加が見うけ
られるようになった。これは、ゲート絶縁膜がシリコン
酸化膜で約５ ｎｍより薄いとき顕著となる。
以上の問題点を解決するために、種々の方法が考えられ
ている。例えば、前記問題点１に対しては、ソース／ド
レイン表面部のシリサイド化、問題点２に対しては、ゲ
ート絶縁膜としてシリコン酸化膜より比誘電率の大きい
シリコン窒化膜を使用するなどが代替案とされている。
ている。例えば、前記問題点１に対しては、ソース／ド
レイン表面部のシリサイド化、問題点２に対しては、ゲ
ート絶縁膜としてシリコン酸化膜より比誘電率の大きい
シリコン窒化膜を使用するなどが代替案とされている。
（発明が解決しようとする課ｆｆり
しかしながら、シリコン窒化膜はシリコン酸化膜に比べ
て比誘電率が７．４とあまり大きくなく（ＳｉＯは３．
９）、決して有効な材料とは言い難く、ゲート絶縁膜の
薄膜化による問題点を充分解決できなかった。また、ソ
ース／ドレイン表面部を従来の方法でシリサイド化する
と、製造工程数が増大する欠点があった。
て比誘電率が７．４とあまり大きくなく（ＳｉＯは３．
９）、決して有効な材料とは言い難く、ゲート絶縁膜の
薄膜化による問題点を充分解決できなかった。また、ソ
ース／ドレイン表面部を従来の方法でシリサイド化する
と、製造工程数が増大する欠点があった。
乙の発明は、以上述べたゲート絶縁膜の薄膜化による問
題点を除去し、かつドレイン電流の大きい、性能のよい
ＭＯＳ型半導体素子を提供することを目的とする。
題点を除去し、かつドレイン電流の大きい、性能のよい
ＭＯＳ型半導体素子を提供することを目的とする。
また、この発明は、上述のような高性能なＭＯＳ型半導
体素子を工程を複雑にすることなく容易に得られろＭＯ
８型半導体素子の製造方法を提供することを目的とする
。
体素子を工程を複雑にすることなく容易に得られろＭＯ
８型半導体素子の製造方法を提供することを目的とする
。
（課題を解決するための手段）
この発明は、ＭＯＳ型半導体素子において、ソース／ド
レイン領域上に金属シリサイド膜を形成し、かつゲート
絶縁膜の少なくとも一部として金属酸化膜を形成するも
のである。
レイン領域上に金属シリサイド膜を形成し、かつゲート
絶縁膜の少なくとも一部として金属酸化膜を形成するも
のである。
また、この発明は、上記構造の製造方法として、半導体
基板の表面に金属膜を形成し、その上に酸化保護膜パタ
ーンを形成し、この酸化保護膜パターンをマスクとして
前記金属膜を選択的に酸化することにより、金属膜の一
部をゲート絶縁膜としての金属酸化膜に変換し、その後
、前記酸化保護膜パターンで覆われた前記金属膜を半導
体基板と反応させ、金属シリサイド膜を形成するもので
ある。
基板の表面に金属膜を形成し、その上に酸化保護膜パタ
ーンを形成し、この酸化保護膜パターンをマスクとして
前記金属膜を選択的に酸化することにより、金属膜の一
部をゲート絶縁膜としての金属酸化膜に変換し、その後
、前記酸化保護膜パターンで覆われた前記金属膜を半導
体基板と反応させ、金属シリサイド膜を形成するもので
ある。
（作 用）
上記製造方法においては、金属酸化膜と金属シリサイド
膜が一部工程を共用して、かつ自己整合的に形成される
。
膜が一部工程を共用して、かつ自己整合的に形成される
。
そして、ゲート絶縁膜としての前記金属酸化膜、例えば
タンタル酸化膜は、二酸化シリコンや窒化シリコンに比
べて比誘電率が２２と高く （二酸化シリコンは３．９
、窒化シリコンは？） 、ＭＯＳ型半導体素子のゲート
絶縁膜に適用した場合、同じ膜厚ならばドレイン電流が
大きくなり、また、同じドレイン電流を得るならば、膜
厚を厚くすることができろ。したがって、従来のゲート
絶縁膜の薄膜化による問題点、すなわち信頼性、制御性
。
タンタル酸化膜は、二酸化シリコンや窒化シリコンに比
べて比誘電率が２２と高く （二酸化シリコンは３．９
、窒化シリコンは？） 、ＭＯＳ型半導体素子のゲート
絶縁膜に適用した場合、同じ膜厚ならばドレイン電流が
大きくなり、また、同じドレイン電流を得るならば、膜
厚を厚くすることができろ。したがって、従来のゲート
絶縁膜の薄膜化による問題点、すなわち信頼性、制御性
。
トンネリングなどの物理的な問題は解消される。
他方、ソース／ドレイン領域上の金属シリサイド膜、例
えばタンタルシリサイドは、その比抵抗が、高濃度にド
ーピングしたシリコン（ρ）３００〜１００μΩ・ａｍ
）に比べて約２０μΩ・口と小さく、シたがって、微細
化による浅いソース／ドレイン接合における璋抗の増大
が解消され、ドレイン電流の増大を図ることができる。
えばタンタルシリサイドは、その比抵抗が、高濃度にド
ーピングしたシリコン（ρ）３００〜１００μΩ・ａｍ
）に比べて約２０μΩ・口と小さく、シたがって、微細
化による浅いソース／ドレイン接合における璋抗の増大
が解消され、ドレイン電流の増大を図ることができる。
（実施例）
以下この発明の一実施例を図面を参照して説明する。
第１図は、この発明のＭＯＳ型半導体素子の一実施例を
示す構造断面図である。この図において、１１はシリコ
ン基板であり、この基板１１上は、選択的に形成された
フィールド酸化膜１２により素子形成領域とフィールド
領域に分けられる。素子形成領域の表面部内には、チャ
ネル領域を挾んで、ソース／ドレイン領域としての拡散
層１３が形成される。この拡散層１３上には、金属シリ
サイド膜としてタンタルシリサイド膜１４が形成される
。一方、チャネル領域の基板表面上には、薄いシリコン
酸化膜１５を挾んでゲート絶縁膜としての（前記シリコ
ン酸化膜１５もゲート絶縁膜の一部と考えられる）金属
酸化膜、ここではタンタル酸化膜（詳しくは五酸化タン
タル膜）１６が形成されており、このタンタル酸化膜１
６上にはゲート電極１７が形成されろ。そして、このゲ
ート電極１７上など、基板１１上の全面を覆って中間絶
縁膜１８．が形成されており、さらに、この中間絶縁膜
１８に開けたコンタクトホールを通して前記タンタルシ
リサイド膜１４（延いては拡散層１３）や前記ゲート電
極１７に接続される配線電＠１９が形成されている。
示す構造断面図である。この図において、１１はシリコ
ン基板であり、この基板１１上は、選択的に形成された
フィールド酸化膜１２により素子形成領域とフィールド
領域に分けられる。素子形成領域の表面部内には、チャ
ネル領域を挾んで、ソース／ドレイン領域としての拡散
層１３が形成される。この拡散層１３上には、金属シリ
サイド膜としてタンタルシリサイド膜１４が形成される
。一方、チャネル領域の基板表面上には、薄いシリコン
酸化膜１５を挾んでゲート絶縁膜としての（前記シリコ
ン酸化膜１５もゲート絶縁膜の一部と考えられる）金属
酸化膜、ここではタンタル酸化膜（詳しくは五酸化タン
タル膜）１６が形成されており、このタンタル酸化膜１
６上にはゲート電極１７が形成されろ。そして、このゲ
ート電極１７上など、基板１１上の全面を覆って中間絶
縁膜１８．が形成されており、さらに、この中間絶縁膜
１８に開けたコンタクトホールを通して前記タンタルシ
リサイド膜１４（延いては拡散層１３）や前記ゲート電
極１７に接続される配線電＠１９が形成されている。
このようなＭＯ８型半導体素子において、ゲート絶縁膜
としてのタンタル酸化膜１Ｇは、従来のシリコンプロセ
スに用いられている二酸化シリコンや窒化シリコンに比
べて比訪電率が２２と高く（二酸化シリコンは３．９、
窒化シリコンは７ン、ＭＯＳ型半導体素子のゲート絶縁
膜に適用した場合、同じ膜厚ならばドレイン電流が大き
くなり、また、同じドレイン電流を得るならば膜厚を大
きくすることができろ。このため、従来のプロセスに用
いられていたゲート絶縁膜の薄膜化による問題点、つま
り、信頼性、制御性、トンネリングなどの物理的なＩＩ
ＩＪＩＩＩ点をすべて解消することができろ。なお、Ｓ
ｉ上または多結晶シリコン上に形成された五酸化タンタ
ルキャパシタは、極めて低い欠陥密度を実現し得ろプロ
セスが可能であり、絶縁破壊にも強いことが報告されて
いる。
としてのタンタル酸化膜１Ｇは、従来のシリコンプロセ
スに用いられている二酸化シリコンや窒化シリコンに比
べて比訪電率が２２と高く（二酸化シリコンは３．９、
窒化シリコンは７ン、ＭＯＳ型半導体素子のゲート絶縁
膜に適用した場合、同じ膜厚ならばドレイン電流が大き
くなり、また、同じドレイン電流を得るならば膜厚を大
きくすることができろ。このため、従来のプロセスに用
いられていたゲート絶縁膜の薄膜化による問題点、つま
り、信頼性、制御性、トンネリングなどの物理的なＩＩ
ＩＪＩＩＩ点をすべて解消することができろ。なお、Ｓ
ｉ上または多結晶シリコン上に形成された五酸化タンタ
ルキャパシタは、極めて低い欠陥密度を実現し得ろプロ
セスが可能であり、絶縁破壊にも強いことが報告されて
いる。
他方、微細化による浅いソース／ドレイン接合における
抵抗の増大が問題となるが、タンタルシリサイド膜１４
は、その比抵抗が、高密度にドーピングしたシリコン（
ρ＞３００〜１０００μＱ・ｃｍ）に比べて約２０μΩ
・（１）と小さく、前記の問題点を解消できる。したが
って、ドレイン電流の増大を図ることができる。
抵抗の増大が問題となるが、タンタルシリサイド膜１４
は、その比抵抗が、高密度にドーピングしたシリコン（
ρ＞３００〜１０００μＱ・ｃｍ）に比べて約２０μΩ
・（１）と小さく、前記の問題点を解消できる。したが
って、ドレイン電流の増大を図ることができる。
上記のような効果を有する第１図のＭＯＳ型半導体素子
は、第２図（この発明のＭＯ８型半導体素子の製造方法
の一実施例）に示すようにして製造されろ。
は、第２図（この発明のＭＯ８型半導体素子の製造方法
の一実施例）に示すようにして製造されろ。
まず第２図ｆａ）に示すように、周知の方法により、シ
リコン基板１１の表面に選択的に６００ ｎｍ厚のフィ
ールド酸化膜１２を診成し、基板１１上をフィールド領
域と素子形成領域に分ける。次に、基板１１上の全面に
タンタルｒ４Ｎ２１を例えばスパッタ法により３０ ｎ
ｍ厚に堆積し、さらにその上部にシリコン窒化膜２２を
２５０ ｎｍ厚に形成する。その後、フォトリソグラフ
ィー技術により、素子形成領域中、ゲート領域部分のシ
リコン窒化膜２２を選択的に除去する。ここで、先のタ
ンタル薄膜２１の膜厚は、後の工程で、ゲート絶縁膜で
あるタンタル酸化膜の厚さおよびソース／ドレインのタ
ンタルシリサイド膜の厚さとなる。ゲート絶縁膜の厚さ
は薄い方が、また、シリサイド膜の厚さは厚い方が、デ
バイスの特性が向上するため、このタンタル薄膜２１の
厚さは、これらの関係のトレードオフとなり、これから
考えて、３０〜５０ ｎｍが適当である。
リコン基板１１の表面に選択的に６００ ｎｍ厚のフィ
ールド酸化膜１２を診成し、基板１１上をフィールド領
域と素子形成領域に分ける。次に、基板１１上の全面に
タンタルｒ４Ｎ２１を例えばスパッタ法により３０ ｎ
ｍ厚に堆積し、さらにその上部にシリコン窒化膜２２を
２５０ ｎｍ厚に形成する。その後、フォトリソグラフ
ィー技術により、素子形成領域中、ゲート領域部分のシ
リコン窒化膜２２を選択的に除去する。ここで、先のタ
ンタル薄膜２１の膜厚は、後の工程で、ゲート絶縁膜で
あるタンタル酸化膜の厚さおよびソース／ドレインのタ
ンタルシリサイド膜の厚さとなる。ゲート絶縁膜の厚さ
は薄い方が、また、シリサイド膜の厚さは厚い方が、デ
バイスの特性が向上するため、このタンタル薄膜２１の
厚さは、これらの関係のトレードオフとなり、これから
考えて、３０〜５０ ｎｍが適当である。
次いで、このタンタル薄膜２１をシリコン窒化膜２２を
マスクにして、陽極酸化法により、第２図（ｂ）に示す
ようにタンタル酸化膜（Ｔａ、Ｏ，） １６に変換する
。このとき、タンタル酸化膜１６が形成されるのは、シ
リコン窒化膜２２が除去されたゲート領域部分だけであ
り、これによりゲート絶縁膜が形成される。
マスクにして、陽極酸化法により、第２図（ｂ）に示す
ようにタンタル酸化膜（Ｔａ、Ｏ，） １６に変換する
。このとき、タンタル酸化膜１６が形成されるのは、シ
リコン窒化膜２２が除去されたゲート領域部分だけであ
り、これによりゲート絶縁膜が形成される。
ソ（７）後、４００〜６００℃、１０〜１００分の条件
で熱処理を行い、先程、タンタル酸化膜１６を形成した
以外の部分のタンタル１膜２１、すなわち素子形成領域
中ソース／ドレイン形成領域の、シリコン窒化膜２２で
覆われたタンタル薄膜２１をシリコン基板１１と反応さ
せて、第２図（ｃｌに示すようにタンタルシリサイド膜
（ＴａＳｉ２）１４を形成する。この反応は４００℃以
上で起こり、高温になるほど速やかに反応が進むが、６
００℃以上ではタンタル酸化Ｍ１６とシリコン基板１１
との間で反応が起き、絶縁膜としての特性が低下するた
め、この温度以下が望ましい。この制限を取＾除くため
には、先程の陽極酸化の工程で、シリコン基板１１の表
面まで薄く （５〜１０人）酸化し、タンタル酸化膜１
６とシリコン基板１１間にシリコン酸化膜１５を形成す
るのが簡便で良い方法である。この実施例および第１図
の素子では、そのようにしている。
で熱処理を行い、先程、タンタル酸化膜１６を形成した
以外の部分のタンタル１膜２１、すなわち素子形成領域
中ソース／ドレイン形成領域の、シリコン窒化膜２２で
覆われたタンタル薄膜２１をシリコン基板１１と反応さ
せて、第２図（ｃｌに示すようにタンタルシリサイド膜
（ＴａＳｉ２）１４を形成する。この反応は４００℃以
上で起こり、高温になるほど速やかに反応が進むが、６
００℃以上ではタンタル酸化Ｍ１６とシリコン基板１１
との間で反応が起き、絶縁膜としての特性が低下するた
め、この温度以下が望ましい。この制限を取＾除くため
には、先程の陽極酸化の工程で、シリコン基板１１の表
面まで薄く （５〜１０人）酸化し、タンタル酸化膜１
６とシリコン基板１１間にシリコン酸化膜１５を形成す
るのが簡便で良い方法である。この実施例および第１図
の素子では、そのようにしている。
その後、第２図（ｄ）に示すように、タンタル酸化膜１
６（ゲート絶縁膜）上にゲート電極１７をすフトオフ法
またはエッチバック法により形成し、シリコン窒化膜２
２およびフィールド酸化膜１２上の未反応タンタル薄膜
２１を除去した後、ゲート電極１７をマスクにしたイオ
ン注入により、タンタルシリサイド膜１４下の基板表面
部内にソース／ドレイン領域としての拡散層１３を形成
する。
６（ゲート絶縁膜）上にゲート電極１７をすフトオフ法
またはエッチバック法により形成し、シリコン窒化膜２
２およびフィールド酸化膜１２上の未反応タンタル薄膜
２１を除去した後、ゲート電極１７をマスクにしたイオ
ン注入により、タンタルシリサイド膜１４下の基板表面
部内にソース／ドレイン領域としての拡散層１３を形成
する。
ここで、ゲート電８ｉｉ１７の材料としては、比抵抗お
よびタンタル酸化膜１６との反応性を考慮すると、タン
グステンなどの高融点金属が有効である。
よびタンタル酸化膜１６との反応性を考慮すると、タン
グステンなどの高融点金属が有効である。
多結晶シリコンをゲート電極１７として使用するには、
タンタル酸化膜１６との反応を避けるために、間に、５
〜２０ ｎｍ厚のシリコン窒化膜を形成する必要がある
。このシリコン窒化膜は、ゲート電１ｉｉ１７形成時、
シリコン窒化膜２２を有する基板上にゲート電極形成用
多結晶シリコンを被着する前に、同基板上の全面にシリ
コン窒化膜を被着しておくことにより、ゲート電極１７
と同時にリフトオフ法またはエッチバック法により、ゲ
ート電極１７と自己整合的に形成できる。なお、このシ
リコン窒化膜を形成する場合は、酸化保護膜としてシリ
コン窒化膜２２以外の材質のものを使用する必要がある
。
タンタル酸化膜１６との反応を避けるために、間に、５
〜２０ ｎｍ厚のシリコン窒化膜を形成する必要がある
。このシリコン窒化膜は、ゲート電１ｉｉ１７形成時、
シリコン窒化膜２２を有する基板上にゲート電極形成用
多結晶シリコンを被着する前に、同基板上の全面にシリ
コン窒化膜を被着しておくことにより、ゲート電極１７
と同時にリフトオフ法またはエッチバック法により、ゲ
ート電極１７と自己整合的に形成できる。なお、このシ
リコン窒化膜を形成する場合は、酸化保護膜としてシリ
コン窒化膜２２以外の材質のものを使用する必要がある
。
最後に、第２図ｔｅｌに示すように基板１１上の全面に
中間絶縁膜１８を形成し、コンタクトホールを開け、配
線電極１９（必要ならば２層以上）を形成することによ
り、第１図の素子が完成する。
中間絶縁膜１８を形成し、コンタクトホールを開け、配
線電極１９（必要ならば２層以上）を形成することによ
り、第１図の素子が完成する。
なお、上記実施例では、金属膜としてタンタル薄膜を用
いたが、その酸化膜が良好な絶縁特性を示し、またシリ
コンとの金属化合物を形成するものであれば、タンタル
に限ることはなく、例えばチタンやジルコニウムも利用
することができる。
いたが、その酸化膜が良好な絶縁特性を示し、またシリ
コンとの金属化合物を形成するものであれば、タンタル
に限ることはなく、例えばチタンやジルコニウムも利用
することができる。
ということは、ゲート絶縁膜としての金属酸化膜にチタ
ン酸化膜やジルコニウム酸化膜などを使用できるという
ことであり、ソース／ドレインの金属シリサイド膜とし
てチタンシリサイド膜やジルコニウムシリサイド膜など
を使用できるということである。
ン酸化膜やジルコニウム酸化膜などを使用できるという
ことであり、ソース／ドレインの金属シリサイド膜とし
てチタンシリサイド膜やジルコニウムシリサイド膜など
を使用できるということである。
また、上記実施例では、酸化保護膜（酸化マスク材）と
してシリコン窒化膜を用いているが、酸化マスクとして
の性質が得られれば、これに限るものではない。
してシリコン窒化膜を用いているが、酸化マスクとして
の性質が得られれば、これに限るものではない。
さらに、ゲート電極１７の形成法として、リフトオフ法
またはエッチバック法を用いる例を示しているが、これ
に限るものではなく、タンタル酸化膜１６およびタンタ
ルシリサイド膜１４形成後、シリコン窒化膜２２を一旦
除去し、新たに通常の方法によりゲート電極１７を形成
する方法でもよい。なお、実施例のりフトオフ法または
エッチバック法によれば、タンタル酸化膜１６／タンタ
ルシリサイド膜１４に対してゲート電極１７を自己整合
的に形成できる。
またはエッチバック法を用いる例を示しているが、これ
に限るものではなく、タンタル酸化膜１６およびタンタ
ルシリサイド膜１４形成後、シリコン窒化膜２２を一旦
除去し、新たに通常の方法によりゲート電極１７を形成
する方法でもよい。なお、実施例のりフトオフ法または
エッチバック法によれば、タンタル酸化膜１６／タンタ
ルシリサイド膜１４に対してゲート電極１７を自己整合
的に形成できる。
（発明の効果）
以上、詳細に説明したように、この発明のＭＯＳ型半導
体素子によれば、ゲート絶縁膜として比誘電率の高い金
属酸化膜を、また、ソース／ドレイン領域上に比抵抗の
小さい金属シリサイド膜を形成するようにしたので、ゲ
ート絶縁膜の薄膜化による問題点を解決し、かつドレイ
ン電流の増大を図ることができ、性能の向上を充分に図
ることができる。
体素子によれば、ゲート絶縁膜として比誘電率の高い金
属酸化膜を、また、ソース／ドレイン領域上に比抵抗の
小さい金属シリサイド膜を形成するようにしたので、ゲ
ート絶縁膜の薄膜化による問題点を解決し、かつドレイ
ン電流の増大を図ることができ、性能の向上を充分に図
ることができる。
また、この発明の製造方法によれば、金属酸化膜／金属
シリサイド膜を自己整合的に一部工程を共用して形成で
きろため、前述した利点を最大限に発揮する素子を工程
を複雑にすることなく容易に得ろことができる。
シリサイド膜を自己整合的に一部工程を共用して形成で
きろため、前述した利点を最大限に発揮する素子を工程
を複雑にすることなく容易に得ろことができる。
第１図はこの発明のＭＯＳ型半導体素子の一実施例を示
す構造断面図、第２図はこの発明のＭＯＳ型半導体素子
の製造方法の一実施例を示すｉ程断面図である。 １１・・・シリコン基板、１３・・・拡散層、１４・・
・タンタルシリサイド膜、１６・・・タンタル酸化膜、
１７・・・ゲート電極、２１・・・タンタル薄膜、２２
・・・シリコン窒化膜。 本発明一実施例の製造工程断面図 本発明−実施側の製造工程断面図 第２図
す構造断面図、第２図はこの発明のＭＯＳ型半導体素子
の製造方法の一実施例を示すｉ程断面図である。 １１・・・シリコン基板、１３・・・拡散層、１４・・
・タンタルシリサイド膜、１６・・・タンタル酸化膜、
１７・・・ゲート電極、２１・・・タンタル薄膜、２２
・・・シリコン窒化膜。 本発明一実施例の製造工程断面図 本発明−実施側の製造工程断面図 第２図
Claims (2)
- （１）半導体基板の表面部内にチャネル領域を挾んでソ
ース／ドレイン領域が形成され、チャネル領域の基板表
面上にはゲート絶縁膜を挾んでゲート電極が形成された
ＭＯＳ型半導体素子において、ソース／ドレイン領域上
に金属シリサイド膜が形成され、 かつゲート絶縁膜の少なくとも一部として金属酸化膜が
形成されたことを特徴とするＭＯＳ型半導体素子。 - （２）半導体基板の表面に金属膜を形成し、さらにその
上に酸化保護膜パターンを形成する工程と、その酸化保
護膜パターンをマスクとして前記金属膜を選択的に酸化
し、金属膜の一部をゲート絶縁膜としての金属酸化膜に
変換する工程と、その後、前記酸化保護膜パターンで覆
われた前記金属膜を半導体基板と反応させ、金属シリサ
イド膜を形成する工程と、 その後、前記ゲート絶縁膜としての金属酸化膜上にゲー
ト電極を形成し、さらに前記金属シリサイド膜下の基板
内にソース／ドレイン領域を形成する工程とを具備して
なるＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313846A JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Ｍｏｓ型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313846A JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Ｍｏｓ型半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224273A true JPH02224273A (ja) | 1990-09-06 |
Family
ID=18046213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313846A Pending JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Ｍｏｓ型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0641027A4 (en) * | 1992-05-13 | 1995-11-02 | Tadahiro Ohmi | SEMICONDUCTOR ARRANGEMENT. |
-
1988
- 1988-12-14 JP JP63313846A patent/JPH02224273A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0641027A4 (en) * | 1992-05-13 | 1995-11-02 | Tadahiro Ohmi | SEMICONDUCTOR ARRANGEMENT. |
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