JPH0645614A - 読出し専用半導体メモリの製造方法 - Google Patents
読出し専用半導体メモリの製造方法Info
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- JPH0645614A JPH0645614A JP4199326A JP19932692A JPH0645614A JP H0645614 A JPH0645614 A JP H0645614A JP 4199326 A JP4199326 A JP 4199326A JP 19932692 A JP19932692 A JP 19932692A JP H0645614 A JPH0645614 A JP H0645614A
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- JP
- Japan
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- insulating film
- forming
- peripheral circuit
- electrode
- breakdown voltage
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】レジスト工程を増やすことなく、高耐圧系の周
辺回路のトランジスタと通常の周辺回路のトランジスタ
とで厚さの異なるゲート絶縁膜を形成する。 【構成】半導体基板１に素子分離絶縁膜２を形成したの
ち、第１の絶縁膜３を形成する。つぎに第１の電極４を
形成したのち、露出している周辺回路および高耐圧回路
の第１の絶縁膜３（図示せず）をエッチングする。つぎ
に第２の絶縁膜５を形成したのち、第２の電極６を形成
する。つぎに周辺回路および高耐圧回路に露出した第２
の絶縁膜５をエッチングする。つぎに第３の絶縁膜７を
形成したのち、メモリセルのゲート電極４，６をパター
ニングする。つぎに露出している第１の絶縁膜３をエッ
チングしたのち側面絶縁膜９を形成する。つぎに浅いソ
ース・ドレイン１０および深いソース・ドレイン１１を
形成する。つぎに層間絶縁膜１２を形成したのち金属配
線１４を形成する。
辺回路のトランジスタと通常の周辺回路のトランジスタ
とで厚さの異なるゲート絶縁膜を形成する。 【構成】半導体基板１に素子分離絶縁膜２を形成したの
ち、第１の絶縁膜３を形成する。つぎに第１の電極４を
形成したのち、露出している周辺回路および高耐圧回路
の第１の絶縁膜３（図示せず）をエッチングする。つぎ
に第２の絶縁膜５を形成したのち、第２の電極６を形成
する。つぎに周辺回路および高耐圧回路に露出した第２
の絶縁膜５をエッチングする。つぎに第３の絶縁膜７を
形成したのち、メモリセルのゲート電極４，６をパター
ニングする。つぎに露出している第１の絶縁膜３をエッ
チングしたのち側面絶縁膜９を形成する。つぎに浅いソ
ース・ドレイン１０および深いソース・ドレイン１１を
形成する。つぎに層間絶縁膜１２を形成したのち金属配
線１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＰＲＯＭ（読出し専用半
導体メモリ）の製造方法に関し、特に２層ゲート電極構
造のＰＲＯＭメモリセルの浮遊ゲート電極上の絶縁膜、
高耐圧回路用トランジスタのゲート絶縁膜および周辺回
路用トランジスタのゲート絶縁膜の製造方法に関するも
のである。
導体メモリ）の製造方法に関し、特に２層ゲート電極構
造のＰＲＯＭメモリセルの浮遊ゲート電極上の絶縁膜、
高耐圧回路用トランジスタのゲート絶縁膜および周辺回
路用トランジスタのゲート絶縁膜の製造方法に関するも
のである。
【０００２】
【従来の技術】従来のＰＲＯＭの製造方法として、公開
特許公報 平３−９５７２の内容について、図３（ａ）
〜（ｅ）を参照して説明する。
特許公報 平３−９５７２の内容について、図３（ａ）
〜（ｅ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、半導体
基板１の表面に選択酸化法により素子分離絶縁膜２を形
成したのち、二酸化シリコンからなる第１の絶縁膜３を
形成する。つぎにメモリセル領域にポリシリコンからな
る第１の電極４を形成したのち、通常の周辺回路領域お
よび高耐圧の周辺回路領域の第１の絶縁膜（図示せず）
をエッチングする。
基板１の表面に選択酸化法により素子分離絶縁膜２を形
成したのち、二酸化シリコンからなる第１の絶縁膜３を
形成する。つぎにメモリセル領域にポリシリコンからな
る第１の電極４を形成したのち、通常の周辺回路領域お
よび高耐圧の周辺回路領域の第１の絶縁膜（図示せず）
をエッチングする。
【０００４】つぎに図３（ｂ）に示すように、つぎに二
酸化シリコンからなる第２の絶縁膜５を形成したのち、
第１の電極４を覆ってポリシリコンからなる第２の電極
６を形成する。
酸化シリコンからなる第２の絶縁膜５を形成したのち、
第１の電極４を覆ってポリシリコンからなる第２の電極
６を形成する。
【０００５】つぎに図３（ｃ）に示すように、露出した
周辺回路領域および高耐圧回路領域の第２の絶縁膜５を
エッチングする。
周辺回路領域および高耐圧回路領域の第２の絶縁膜５を
エッチングする。
【０００６】つぎに図３（ｄ）に示すように、二酸化シ
リコンからなる第３の絶縁膜７を形成したのち、周辺回
路領域および高耐圧回路領域のゲート電極予定領域にポ
リシリコンからなる第３の電極８を形成する。
リコンからなる第３の絶縁膜７を形成したのち、周辺回
路領域および高耐圧回路領域のゲート電極予定領域にポ
リシリコンからなる第３の電極８を形成する。
【０００７】つぎに図３（ｅ）に示すように、レジスト
（図示せず）をマスクとして第３の絶縁膜７、第２の電
極６、第２の絶縁膜５、第１の電極４、第１の絶縁膜３
をエッチングしたのちレジストを除去する。つぎに露出
した第３の絶縁膜７をエッチングしたのち、側面絶縁膜
９を形成する。つぎに高耐圧回路領域に高耐圧ソース・
ドレイン１０を形成し、周辺回路領域およびメモリセル
領域に通常のソース・ドレイン１１を形成する。つぎに
ＴＥＯＳを用いたＢＰＳＧからなる層間絶縁膜１２を形
成したのち、コンタクト１３を開口してからアルミニウ
ム系合金からなる金属配線１４を形成して素子部が完成
する。
（図示せず）をマスクとして第３の絶縁膜７、第２の電
極６、第２の絶縁膜５、第１の電極４、第１の絶縁膜３
をエッチングしたのちレジストを除去する。つぎに露出
した第３の絶縁膜７をエッチングしたのち、側面絶縁膜
９を形成する。つぎに高耐圧回路領域に高耐圧ソース・
ドレイン１０を形成し、周辺回路領域およびメモリセル
領域に通常のソース・ドレイン１１を形成する。つぎに
ＴＥＯＳを用いたＢＰＳＧからなる層間絶縁膜１２を形
成したのち、コンタクト１３を開口してからアルミニウ
ム系合金からなる金属配線１４を形成して素子部が完成
する。
【０００８】この製造方法では図３（ｃ）に示すよう
に、メモリセル領域のみに第２の電極６が形成される。
そのため図３（ｄ）に示すように周辺回路領域および高
耐圧回路領域の第２の絶縁膜５が同時にエッチングさ
れ、同一の膜厚の第３の絶縁膜７が形成される。
に、メモリセル領域のみに第２の電極６が形成される。
そのため図３（ｄ）に示すように周辺回路領域および高
耐圧回路領域の第２の絶縁膜５が同時にエッチングさ
れ、同一の膜厚の第３の絶縁膜７が形成される。
【０００９】
【発明が解決しようとする課題】従来の製造方法におい
ては、高耐圧系周辺回路および通常の周辺回路のゲート
絶縁膜を同一工程で形成している。そのため２つの絶縁
膜の膜厚は同一となっている。
ては、高耐圧系周辺回路および通常の周辺回路のゲート
絶縁膜を同一工程で形成している。そのため２つの絶縁
膜の膜厚は同一となっている。
【００１０】しかし、トランジスタの動作電流を大きく
するため通常の周辺回路のゲート絶縁膜を薄くしたい。
一方、耐圧を高くするため高耐圧系周辺回路のゲート酸
化膜の膜厚を最適の厚さにしたいという要請がある。
するため通常の周辺回路のゲート絶縁膜を薄くしたい。
一方、耐圧を高くするため高耐圧系周辺回路のゲート酸
化膜の膜厚を最適の厚さにしたいという要請がある。
【００１１】この２つのゲート絶縁膜は同一の厚さにな
るので、高耐圧系周辺回路のゲート絶縁膜の耐圧の制限
によってゲート絶縁膜の膜厚の加減が決定される。そこ
で、高耐圧係周辺回路のゲート絶縁膜の耐圧条件を満た
す条件で、通常の周辺回路のゲート絶縁膜を形成する
と、通常の周辺回路のトランジスタの動作電流が低下し
てしまうという問題があった。
るので、高耐圧系周辺回路のゲート絶縁膜の耐圧の制限
によってゲート絶縁膜の膜厚の加減が決定される。そこ
で、高耐圧係周辺回路のゲート絶縁膜の耐圧条件を満た
す条件で、通常の周辺回路のゲート絶縁膜を形成する
と、通常の周辺回路のトランジスタの動作電流が低下し
てしまうという問題があった。
【００１２】本発明の目的は、高耐圧系の周辺回路領域
と通常の周辺回路領域のゲート絶縁膜の膜厚を最適化し
た読出し専用半導体メモリの製造方法を提供することに
ある。
と通常の周辺回路領域のゲート絶縁膜の膜厚を最適化し
た読出し専用半導体メモリの製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の読出し専用半導
体メモリの製造方法は、半導体基板の一主面上に素子分
離絶縁膜を形成する工程と、全面に第１の絶縁膜を形成
したのち、メモリセル形成予定領域の前記第１の絶縁膜
上に第１の導電膜からなるゲート電極を形成する工程
と、高耐圧回路形成予定領域および周辺回路形成予定領
域の前記第１の絶縁膜をエッチングする工程と、全面に
第２の絶縁膜を形成したのち、前記第２の絶縁膜上の前
記高耐圧回路形成予定領域に第２の導電膜からなるゲー
ト電極を形成する工程と、露出した前記第２の絶縁膜を
エッチングする工程と、全面に第３の絶縁膜を形成する
工程とを含むものである。
体メモリの製造方法は、半導体基板の一主面上に素子分
離絶縁膜を形成する工程と、全面に第１の絶縁膜を形成
したのち、メモリセル形成予定領域の前記第１の絶縁膜
上に第１の導電膜からなるゲート電極を形成する工程
と、高耐圧回路形成予定領域および周辺回路形成予定領
域の前記第１の絶縁膜をエッチングする工程と、全面に
第２の絶縁膜を形成したのち、前記第２の絶縁膜上の前
記高耐圧回路形成予定領域に第２の導電膜からなるゲー
ト電極を形成する工程と、露出した前記第２の絶縁膜を
エッチングする工程と、全面に第３の絶縁膜を形成する
工程とを含むものである。
【００１４】
【実施例】つぎに本発明の第１の実施例について、図１
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
【００１５】はじめに図１（ａ）に示すように、Ｐ型シ
リコンなどからなる半導体基板１の表面に、選択酸化に
より二酸化シリコンなどからなる厚さ７５０ｎｍの素子
分離絶縁膜２を形成したのち、厚さ２０ｎｍの第１の絶
縁膜３を形成する。つぎにメモリセル領域のフローテイ
ングゲートを形成するため、燐などのＮ型不純物をドー
プした厚さ２００ｎｍのポリシリコンからなる第１の電
極４を形成する。つぎに露出している通常の周辺回路領
域および高耐圧系の周辺回路領域の第１の絶縁膜３（図
示せず）をエッチングする。
リコンなどからなる半導体基板１の表面に、選択酸化に
より二酸化シリコンなどからなる厚さ７５０ｎｍの素子
分離絶縁膜２を形成したのち、厚さ２０ｎｍの第１の絶
縁膜３を形成する。つぎにメモリセル領域のフローテイ
ングゲートを形成するため、燐などのＮ型不純物をドー
プした厚さ２００ｎｍのポリシリコンからなる第１の電
極４を形成する。つぎに露出している通常の周辺回路領
域および高耐圧系の周辺回路領域の第１の絶縁膜３（図
示せず）をエッチングする。
【００１６】つぎに図１（ｂ）に示すように、１１５０
℃のドライ酸素雰囲気により二酸化シリコンからなる厚
さ２５ｎｍの第２の絶縁膜５を形成する。つぎに高耐圧
回路のゲート電極およびメモリセルのコントロールゲー
トとなる、燐などのＮ型不純物をドープした厚さ３００
ｎｍのポリシリコンからなる第２の電極６を形成する。
℃のドライ酸素雰囲気により二酸化シリコンからなる厚
さ２５ｎｍの第２の絶縁膜５を形成する。つぎに高耐圧
回路のゲート電極およびメモリセルのコントロールゲー
トとなる、燐などのＮ型不純物をドープした厚さ３００
ｎｍのポリシリコンからなる第２の電極６を形成する。
【００１７】つぎに図１（ｃ）に示すように、周辺回路
領域および高耐圧回路領域に露出している第２の絶縁膜
５をエッチングする。つぎに７５０℃のスチーム雰囲気
により二酸化シリコンからなる厚さ１５ｎｍの第３の絶
縁膜７を形成する。つぎに周辺回路領域のゲート電極と
なる厚さ３００ｎｍのＮ型ポリシリコンからなる第３の
電極８を形成する。
領域および高耐圧回路領域に露出している第２の絶縁膜
５をエッチングする。つぎに７５０℃のスチーム雰囲気
により二酸化シリコンからなる厚さ１５ｎｍの第３の絶
縁膜７を形成する。つぎに周辺回路領域のゲート電極と
なる厚さ３００ｎｍのＮ型ポリシリコンからなる第３の
電極８を形成する。
【００１８】つぎに図１（ｄ）に示すように、レジスト
（図示せず）をマスクとして第３の酸化膜７、第２の電
極６、第２の絶縁膜５、第１の電極４をエッチングした
のち、レジストを除去する。つぎに露出した第１の絶縁
膜３をエッチングする。つぎに９００℃のドライＯ2 雰
囲気により二酸化シリコンからなる厚さ２０ｎｍの側面
絶縁膜９を形成したのち、高耐圧回路のソース・ドレイ
ン１０を形成してから周辺回路およびメモリセルのソー
ス・ドレイン１１を形成する。つぎに層間絶縁膜１２を
形成したのち、コンタクト１３を開口してからアルミニ
ウム合金からなる厚さ１μｍの金属配線１４を形成して
素子部が完成する。
（図示せず）をマスクとして第３の酸化膜７、第２の電
極６、第２の絶縁膜５、第１の電極４をエッチングした
のち、レジストを除去する。つぎに露出した第１の絶縁
膜３をエッチングする。つぎに９００℃のドライＯ2 雰
囲気により二酸化シリコンからなる厚さ２０ｎｍの側面
絶縁膜９を形成したのち、高耐圧回路のソース・ドレイ
ン１０を形成してから周辺回路およびメモリセルのソー
ス・ドレイン１１を形成する。つぎに層間絶縁膜１２を
形成したのち、コンタクト１３を開口してからアルミニ
ウム合金からなる厚さ１μｍの金属配線１４を形成して
素子部が完成する。
【００１９】本実施例では図１（ｂ）に示すように、第
２の電極６が高耐圧回路領域のゲート部にも形成される
ので、周辺回路領域の第２の絶縁膜５をエッチングする
ときにも、高耐圧回路領域のゲート部の第２の絶縁膜５
は除去されない。こうして高耐圧回路領域と周辺回路領
域とに、互に異なった膜厚のゲート絶縁膜を形成するこ
とができる。
２の電極６が高耐圧回路領域のゲート部にも形成される
ので、周辺回路領域の第２の絶縁膜５をエッチングする
ときにも、高耐圧回路領域のゲート部の第２の絶縁膜５
は除去されない。こうして高耐圧回路領域と周辺回路領
域とに、互に異なった膜厚のゲート絶縁膜を形成するこ
とができる。
【００２０】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）を参照して説明する。
２（ａ）〜（ｄ）を参照して説明する。
【００２１】はじめに図２（ａ）に示すように、半導体
基板１の表面に素子分離絶縁膜２を形成したのち第１の
絶縁膜３を形成する。つぎに第１の電極４を形成したの
ち、露出している周辺回路領域および高耐回路領域の第
１の絶縁膜３（図示せず）をエッチングする。つぎに第
２の絶縁膜５を形成する。ここまでは第１の実施例と同
様である。
基板１の表面に素子分離絶縁膜２を形成したのち第１の
絶縁膜３を形成する。つぎに第１の電極４を形成したの
ち、露出している周辺回路領域および高耐回路領域の第
１の絶縁膜３（図示せず）をエッチングする。つぎに第
２の絶縁膜５を形成する。ここまでは第１の実施例と同
様である。
【００２２】つぎに燐などのＮ型不純物をドープした厚
さ１００ｎｍのポリシリコンからなる第２の電極６を形
成する。つぎにスパッタ法により厚さ２００ｎｍのモリ
ブデンシリサイドまたはタングステンシリサイドからな
る第４の電極１５を形成する。つぎに厚さ３０ｎｍの第
１のシリコン膜１６を堆積したのちパターニングして、
高耐圧回路領域およびメモリセル領域のゲート電極部を
形成する。
さ１００ｎｍのポリシリコンからなる第２の電極６を形
成する。つぎにスパッタ法により厚さ２００ｎｍのモリ
ブデンシリサイドまたはタングステンシリサイドからな
る第４の電極１５を形成する。つぎに厚さ３０ｎｍの第
１のシリコン膜１６を堆積したのちパターニングして、
高耐圧回路領域およびメモリセル領域のゲート電極部を
形成する。
【００２３】つぎに図２（ｂ）に示すように、露出して
いる周辺回路領域および高耐圧回路領域のゲート部以外
の第２の絶縁膜５をエッチングする。
いる周辺回路領域および高耐圧回路領域のゲート部以外
の第２の絶縁膜５をエッチングする。
【００２４】つぎに図２（ｃ）に示すように、７５０℃
のスチーム雰囲気により二酸化シリコン膜からなる厚さ
１５ｎｍの第３の絶縁膜７を形成する。
のスチーム雰囲気により二酸化シリコン膜からなる厚さ
１５ｎｍの第３の絶縁膜７を形成する。
【００２５】つぎに図２（ｄ）に示すように、周辺回路
領域にＮ型不純物をドープした厚さ１００ｎｍのポリシ
リコンからなる第３の電極８を形成したのち、モリブデ
ンシリサイドまたはタングステンシリサイドからなる厚
さ２００ｎｍの第５の電極１７を形成する。つぎに厚さ
３０ｎｍの第２のシリコン膜１８を形成したのち、高圧
回路領域および周辺回路領域のゲート部をパターニング
する。
領域にＮ型不純物をドープした厚さ１００ｎｍのポリシ
リコンからなる第３の電極８を形成したのち、モリブデ
ンシリサイドまたはタングステンシリサイドからなる厚
さ２００ｎｍの第５の電極１７を形成する。つぎに厚さ
３０ｎｍの第２のシリコン膜１８を形成したのち、高圧
回路領域および周辺回路領域のゲート部をパターニング
する。
【００２６】つぎに側面絶縁膜９を形成したのち、高耐
圧回路のソース・ドレイン１０を形成してから周辺回路
およびメモリセルのソース・ドレイン１１を形成する。
つぎに層間絶縁膜１２を堆積したのちコンタクト１３を
開口し、金属配線１４を形成して素子部が完成する。
圧回路のソース・ドレイン１０を形成してから周辺回路
およびメモリセルのソース・ドレイン１１を形成する。
つぎに層間絶縁膜１２を堆積したのちコンタクト１３を
開口し、金属配線１４を形成して素子部が完成する。
【００２７】本実施例では図２（ｂ）に示すように周辺
回路領域および高耐圧回路領域のゲート部を除いて露出
した第２の絶縁膜５をエッチングするときのマスクとな
るゲート電極としてポリサイドを用いた。ポリサイドに
より高耐圧回路とメモリセルのゲート電極の抵抗を低減
することができ、高速化が可能になった。
回路領域および高耐圧回路領域のゲート部を除いて露出
した第２の絶縁膜５をエッチングするときのマスクとな
るゲート電極としてポリサイドを用いた。ポリサイドに
より高耐圧回路とメモリセルのゲート電極の抵抗を低減
することができ、高速化が可能になった。
【００２８】
【発明の効果】高耐圧系周辺回路領域と通常の周辺回路
領域とのゲート絶縁膜を別々の工程で形成したので、従
来のように高耐圧系周辺回路領域のゲート絶縁膜の耐圧
によって通常の周辺回路領域のゲート絶縁膜の厚さが制
限されることはなくなった。
領域とのゲート絶縁膜を別々の工程で形成したので、従
来のように高耐圧系周辺回路領域のゲート絶縁膜の耐圧
によって通常の周辺回路領域のゲート絶縁膜の厚さが制
限されることはなくなった。
【００２９】高耐圧系周辺回路領域のゲート絶縁膜は耐
圧を満たす厚さに設定し、通常の周辺回路のゲート絶縁
膜も最適の厚さに形成することができる。通常の周辺回
路の動作速度が向上して高性能化が可能になった。
圧を満たす厚さに設定し、通常の周辺回路のゲート絶縁
膜も最適の厚さに形成することができる。通常の周辺回
路の動作速度が向上して高性能化が可能になった。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来のＰＲＯＭの製造方法を示す断面図であ
る。
る。
【符号の説明】 １ 半導体基板 ２ 素子分離絶縁膜 ３ 第１の絶縁膜 ４ 第１の電極 ５ 第２の絶縁膜 ６ 第２の電極 ７ 第３の絶縁膜 ８ 第３の電極 ９ 側面絶縁膜 １０ 高耐圧ソース・ドレイン １１ 通常のソース・ドレイン １２ 層間絶縁膜 １３ コンタクト １４ 金属配線 １５ 第４の電極 １６ 第１のシリコン膜 １７ 第５の電極 １８ 第２のシリコン膜
Claims (2)
- 【請求項１】 半導体基板の一主面上に素子分離絶縁膜
を形成する工程と、全面に第１の絶縁膜を形成したの
ち、メモリセル形成予定領域の前記第１の絶縁膜上に第
１の導電膜からなるゲート電極を形成する工程と、高耐
圧回路形成予定領域および周辺回路形成予定領域の前記
第１の絶縁膜をエッチングする工程と、全面に第２の絶
縁膜を形成したのち、前記第２の絶縁膜上の前記高耐圧
回路形成予定領域に第２の導電膜からなるゲート電極を
形成する工程と、露出した前記第２の絶縁膜をエッチン
グする工程と、全面に第３の絶縁膜を形成する工程とを
含む読出し専用半導体メモリの製造方法。 - 【請求項２】 第２の絶縁膜の膜厚よりも第３の絶縁膜
の膜厚の方が薄くなっている請求項１記載の読出し専用
半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199326A JPH0645614A (ja) | 1992-07-27 | 1992-07-27 | 読出し専用半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199326A JPH0645614A (ja) | 1992-07-27 | 1992-07-27 | 読出し専用半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645614A true JPH0645614A (ja) | 1994-02-18 |
Family
ID=16405940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199326A Pending JPH0645614A (ja) | 1992-07-27 | 1992-07-27 | 読出し専用半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645614A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854509A1 (en) * | 1997-01-17 | 1998-07-22 | Programmable Microelectronics Corporation | Fabrication method for non-volatile memory with high-voltage and logic components |
| EP1104022A1 (en) * | 1999-11-29 | 2001-05-30 | STMicroelectronics S.r.l. | Process for the fabrication of an integrated circuit comprising low and high voltage MOS transistors and EPROM cells |
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