JPH0222470B2 - - Google Patents

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JPH0222470B2
JPH0222470B2 JP56190067A JP19006781A JPH0222470B2 JP H0222470 B2 JPH0222470 B2 JP H0222470B2 JP 56190067 A JP56190067 A JP 56190067A JP 19006781 A JP19006781 A JP 19006781A JP H0222470 B2 JPH0222470 B2 JP H0222470B2
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vcc
cell
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Takeshi Oohira
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、ダイナミツク型の半導体記憶装置、
特にそのセンスアンプにおけるリフアレンスレベ
ルの測定手段に関する。
(2) 技術の背景 ダイナミツク型の半導体記憶装置では、リアル
セルに書込んだ電荷が経時的にリークして、読み
出し動作の際情報１，０が反転してしまうので、
リフレツシユサイクルを設けて情報１，０を常に
その１，０に保つ必要がある。ところで情報１を
保持するとしてもメモリセルのキヤパシタが常に
電源電圧まで充電されている必要はない。つま
り、１トランジスタ１キヤパシタ型のメモリセル
を持つダイナミツクメモリでは、トランスフアゲ
ートとなる該トランジスタをオンにしてセンスア
ンプから引出される一対のビツト線に１つのリア
ルセルのキヤパシタと１つのダミーセルのキヤパ
シタとを接続してセンス動作を行なうので、該セ
ンスアンプが情報１と判定できるレベルまでなら
リアルセルの電荷が放電されていても構わない。
このようにセンスアンプが情報１を判定できるセ
ルキヤパシタの最低充電状態（電圧）がリフアレ
ンスレベルを規定する。
(3) 従来技術と問題点 第１図は従来のダイナミツク型半導体記憶装置
の概略構成図で、MC，MC′はリアルセル、DC，
DC′はダミーセル、SAはセンスアンプ、BL，
BLはビツト線、ARはセンスアンプ動作後のＨ
（ハイ）側のビツト線電位を電源電圧Vccまで引
上げるアクテイブリストア回路、DIBはリアルセ
ルにデータを書込む際のデータインバツフア、
DOBはリアルセルからのデータを読出すデータ
アウトバツフア、WL，はワード線、DWL，
DWLはダミーワード線である。リアルセルMC
（MC′）は１個のMOSトランジスタQ1（Q′1）と１
個のMOSキヤパシタC1（C′1）とからなり、その
接続点M1（M′1）の電位（これはキヤパシタの充
放電状態でもある）が情報１，０を規定する。ダ
ミーセルDC（DC′）はトランスフアゲート用の
MOSトランジスタQ2（Q′2）とMOSキヤパシタC2
（C′2）の他に、これらの接続点M2（M′2）を接地
するリセツト用のMOSトランジスタQ3（Q′3）を
有する。センスアンプSAはビツト線対BL，
に交叉接続されて検出用の差動対を構成する
MOSトランジスタQ4，Q5と電流源およびプルダ
ウン用のMOSトランジスタQ6からなる。MOSト
ランジスタQ8，Q9はプリチヤージ用で、Vcc以
上のクロツクφ3でビツト線BL，を共にVccに
プリチヤージする。MOSトランジスタQ7，Q10
はビツト線BL，とデータバスDB，との間
を選択時に接続するトランスフアゲートである。
通常の読出し動作では第４図に示すように、ク
ロツクφ3をVcc以上にしてトランジスタQ3，Q′3
をオンにし、ダミーセルDC，DC′のノードM2，
M′2を接地する（ダミーセルのキヤパシタを放電
する）と共に、トランジスタQ8，Q9をオンにし
てビツト線BL，をVccにプリチヤージする。
そして、クロツクφ3をVss（アース）に低下させ
トランジスタQ3，Q′3をオフにした後、例えばワ
ード線WLとダミーワード線をVcc以上にし
てリアルセルMCのトランジスタQ1とダミーセル
DC′のトランジスタQ′2をオンにする。このこと
でダミーセルDC′側のキヤパシタC′2（この容量は
通常リアルセル側の1/2程度である）はビツト線
BLから電荷流入を受け、所定電位に充電される。
このときリアルセルMC側ではデータ１が書込ま
れていたかデータ０が書込まれていたかによりキ
ヤパシタC1の充電状態が異なり、キヤパシタC1
が放電状態ならビツト線から多くの電荷を受
け取り、充電状態なら殆ど電荷を受取らず、こう
してビツト線BLとキヤパシタC1との間で電荷の
再分配が行なわれる。第４図の例はリアルセル
MCにデータ１が書込まれた様子を示したもの
で、この場合にはクロツクφ1でトランジスタQ6
をオンにしセンスアンプSAを活性化すると、BL
＞であることからトランジスタQ5がオン（Q4
はオフ）になり、ダミーセル側のビツト線の
電位はトランジスタQ5，Q6を通してVssまで低下
する。このときリアルセル側のビツト線BLの放
電はないがキヤパシタC1との間の電荷再分配で
僅かに電位が低下するのでこれをアクテイブリス
トア回路ARで補償する。つまり、ビツト線
はVssとしたままでBL側だけをVccまで引上げ
る。この後クロツクφ2を立上らせるとトランジ
スタQ7，Q10がオンとなりデータバスDB，の
間にはビツト線BL，に応じた電位差が生じ、
データアウトバツフアDOBにより情報１が読み
出される。
第５図はリアルセルのリークで情報１が０とし
て読み出される様子を説明する図である。つまり
ａは第４図と同様BL＞で正しく情報１が読出
されるケースである。これはリアルセルMCのキ
ヤパシタC1に充分電荷が残存している場合であ
る。これに対しｂは１書込みを行つたリアルセル
MCのキヤパシタC1の電荷が経時的に減少し、セ
ンスアンプ動作時には遂にBL＜となつた場合
であり、このケースでは記憶データが誤つて０と
して読出される。尚、いずれのケースでもセンス
アンプ動作直前のダミーセル側のビツト線の
電位はビツト線のプリチヤージレベルが変らなけ
れば一定である。
上述したようにリフアレンスレベルはリアルセ
ル側のビツト線BLの電位がどこまで低下したら、
つまりキヤパシタC1の充電状態がどこまで低下
したら情報１が実質的に情報０に反転してしまう
かに依存する。このリフアレンスレベルの測定
は、リフレツシユ周期の決定、Vccの下限値の決
定等に重要である。従来はこの測定をキヤパシタ
の対向電極（半導体基板上に絶縁層を介して取付
けられる電極）の電位を変化させることにより行
なつている。つまり、第１図のリアルセルMC
（他も同様）のキヤパシタC1の対向電極はMOSト
ランジスタのゲートに相当し、通常動作ではここ
にVccを印加することで該キヤパシタC1を形成し
ている。これに対し試験時には対向電極へ印加す
る電圧をVcc（通常5V）＋ΔVにしてリアルセル
MCに情報１を書込んだ後、対向電極電位をVcc
に戻し、この状態で情報１が読み出せるか否かを
検査する。例えばΔV＝3Vにして印加電圧を8V
に上昇させても情報１が読み出せたとすれば、通
常動作時にはリアルセルのキヤパシタの充電電圧
（Vccつまり5V）が3Vに低下しても情報１が読み
出せることを意味する。
しかしながらこの方法では周辺回路を含む全て
の電源電圧が同時にVcc＋ΔVに上昇するため、
規格がVcc（＝5V）で使用することを定めた他の
周辺回路等に悪影響を及ぼすことは避けられな
い。
(4) 発明の目的 本発明は、電源電圧を定格値以上に上昇させる
ことなくリフアレンスレベルの測定を可能とする
ものである。
(5) 発明の構成 本発明の特徴とするところは、センスアンプか
ら引出される一対のビツト線の一方に選択された
リアルセルを接続し、且つ他方にダミーセルを接
続して読出し動作を行なうダイナミツク型半導体
記憶装置において、読出し動作によつて電位差が
拡大した該一対のビツト線のうち高電位側のビツ
ト線電位を回復させるアクテイブリストア回路ま
たは選択したリアルセルに対してビツト線を介し
て充電を行なう書込み回路に試験用の電源パツド
を設け、センスアンプが情報を判定できるセルキ
ヤパシタの最低充電電圧を測定するときには、前
記アクテイブリストア回路または前記書込み回路
を除く周辺回路、及び前記ビツト線対をプリチヤ
ージする回路には通常動作時の電源電圧が印加さ
れ、前記アクテイブリストア回路または書込み回
路は通常動作時の電源から切り離され前記試験用
の電源パツドを通して任意の電源電圧が印加され
るようにしてなる点にある。
(6) 発明の実施例 以下、図示の実施例を参照しながらこれを詳細
に説明する。第２図は本発明の一実施例を示す図
で、試験時にはアクテイブリストア回路ARにだ
け任意の値の電圧Vcを印加可能にする電源パツ
ドPDを設けたものである。実用に供するメモリ
ではアクテイブリストア回路の電源はVccである
からこのための配線も施しておき、該配線は適宜
切断可能としておく。この配線を切断したものが
第２図の試験用サンプルとなる。なおVcc配線を
切断した試験用サンプルは実用には供さない。同
図の結線状態でパツドPDにVcc以下の電圧Vcを
印加しておくとビツト線BL，の電位は第６図
の様に変化する。つまり、リアルセルMCに情報
１が書込まれている状態で読取りを行なうとビツ
ト線BL，には図示のような電位差が生じ、そ
してクロツクφ1でセンス動作を開始すると、ビ
ツト線対BL，間の電位差が拡大する。前述し
たようにアクテイブリストア回路ARはこのとき
レベルの高いビツト線BL側の電位を点線BL′で
示すようにVccへ引上げるが、本発明ではその回
復電圧がVc（＜Vcc）であるため、リアルセル
MCのキヤパシタC1には最大でもVcまでしか電荷
がチヤージ（再書込み）されない。この状態で読
出しを行ない、このときBL＜となつてしまえ
ば第５図ｂで説明した状態になつてしまい、読取
り結果は逆、従つて印加電圧Vcはリフアレンス
レベル以下ということになる。パツドPDに加え
る電圧Vcの値をVcc以下に順次低下させてリスト
アし、やがで読出しデータが反転したときその直
前のVcの値がリフアレンスレベルを指示する。
この方法ではリアルセル書込み電圧だけを低減
し、他の回路電圧は正常値のままにしておくこと
ができるという利点が得られる。
第３図は本発明の他の実施例で、アクテイブリ
ストア回路ARはそのままとしてデータインバツ
フアDIBにパツドPDを設ける。この場合はリス
トア電圧でなく書込み電圧そのものをVcc以下に
する。つまり、書込み時にはデータＤ，に応じ
てトランジスタQ11，Q12のいずれか一方だけを
オンとする。例えばリアルセルMCに情報１を書
込むとすればトランジスタQ11をオンにするが、
このときビツト線BLを充電する電圧をVc（＜
Vcc）とすることで同様にリアルセルMCの電荷
蓄積量を意図的に少なくし、これが正常に情報１
として読出せるかを試験する。この場合もVcの
値を順次低下させながら繰り返し書込み、読出し
を行なう。
第７図は第２図の具体例で、アクテイブリスト
ア回路ARの詳細を示す図である。このアクテイ
ブリストア回路ARにはセンスアンプSAと同様
の差動対Q20，Q21があり、これにより電位の高
い側のビツト線だけが電位回復の作用を受ける。
つまり、通常動作では第８図に示すようにクロツ
クφ′1，φ′2をVcc以上にしてトランジスタQ23〜
Q25をオンにし、ノードN1，N2を共にVccまで充
電した後クロツクφ′1，φ′2を下げる。次いでワー
ド線WLとダミーワード線をVcc以上にする
とリアルセルMCが１書込みであればビツト線
BLの電位がBLより僅かに低い値となる。次いで
クロツクφ′4でセンスアンプSAを活性化すると
BL，の微少電位差が検出され、トランジスタ
Q5がオン、Q4がオフとなつてBL，側の電位
差が拡大される。この時同時にトランジスタQ21
がオン、Q20がオフとなるのでノードN2点の電荷
はビツト線を通して放電し、ノードN1側にの
み電荷が残存する。この状態でキヤパシタQ26，
Q27の一端にクロツクφ′3を印加するとノードN1
はVcc以上に上昇しトランジスタQ23は完全にオ
ンする。この結果ビツト線BLの電位はVccに引
上げられる。このときトランジスタQ29はオフで
あるからビツト線の電位はVssを保つ。本発
明ではこのアクテイブリストア回路ARの電源系
統にパツドPDを設け、そして試験用のサンプル
では点ＰでVcc配線を切断する。従つて、ビツト
線BLの最高電圧はVcに制限される。
第９図は第３図の具体例で、データインバツフ
アDIB部分を詳細に示すものである。データイン
バツフアDIBは書込みデータDinを受けて出力
Ｄ，の一方をＨ、他方をＬにする。データ書込
みバツフアDWBは図示の如く接続されたトラン
ジスタQ31〜Q34を備え、出力ＤがＨ、がＬな
らトランジスタQ31，Q34がオン、Q32，Q33がオ
フとなり、データバスDBをVcc、をVssにす
る。出力Ｄ，のＨ，Ｌが逆ならデータバス
DB，の電位も逆である。試験に際してはこ
の電源Vccを点Ｐで切断し、パツドPDに電圧Vc
をプローブ等により与える。
(7) 発明の効果 以上述べたように本発明によれば、電源電圧
Vccを定格値以上に上昇させる必要がないので、
他回路へ悪影響を与えることなくリフアレンスレ
ベルを測定できる。
【図面の簡単な説明】
第１図は従来のダイナミツク型メモリの概略構
成図、第２図および第３図は本発明の異なる実施
例を示す回路図、第４図および第５図は第１図の
動作波形図、第６図は第２図の動作波形図、第７
図は第２図の具体例を示す回路図、第８図はその
動作波形図、第９図は第３図の具体例を示す回路
図である。 図中、BL，はビツト線、SAはセンスアン
プ、MC，MC′はリアルセル、DC，DC′はダミー
セル、ARはアクテイブリストア回路、DIBはデ
ータインバツフア、PDは電源パツドである。

Claims (1)

    【特許請求の範囲】
  1. １ センスアンプから引出される一対のビツト線
    の一方に選択されたリアルセルを接続し、且つ他
    方にダミーセルを接続して読出し動作を行なうダ
    イナミツク型半導体記憶装置において、読出し動
    作によつて電位差が拡大した該一対のビツト線の
    うち高電位側のビツト線電位を回復させるアクテ
    イブリストア回路または選択したリアルセルに対
    してビツト線を介して充電を行なう書込み回路に
    試験用の電源パツドを設け、センスアンプが情報
    を判定できるセルキヤパシタの最低充電電圧を測
    定するときには、前記アクテイブリストア回路ま
    たは前記書込み回路を除く周辺回路、及び前記ビ
    ツト線対をプリチヤージする回路には通常動作時
    の電源電圧が印加され、前記アクテイブリストア
    回路または書込み回路は通常動作時の電源から切
    り離され前記試験用の電源パツドを通して任意の
    電源電圧が印加されるようにしてなることを特徴
    とするダイナミツク型半導体記憶装置。
JP56190067A 1981-11-27 1981-11-27 ダイナミツク型半導体記憶装置 Granted JPS5891594A (ja)

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EP82402138A EP0080935B1 (en) 1981-11-27 1982-11-24 Dynamic semiconductor memory device
US06/444,499 US4504929A (en) 1981-11-27 1982-11-24 Dynamic semiconductor memory device
DE8282402138T DE3279979D1 (en) 1981-11-27 1982-11-24 Dynamic semiconductor memory device
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JP56190067A JPS5891594A (ja) 1981-11-27 1981-11-27 ダイナミツク型半導体記憶装置

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JPS5891594A JPS5891594A (ja) 1983-05-31
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EP (1) EP0080935B1 (ja)
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DE (1) DE3279979D1 (ja)
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