JPH0222477B2 - - Google Patents
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- Publication number
- JPH0222477B2 JPH0222477B2 JP58191483A JP19148383A JPH0222477B2 JP H0222477 B2 JPH0222477 B2 JP H0222477B2 JP 58191483 A JP58191483 A JP 58191483A JP 19148383 A JP19148383 A JP 19148383A JP H0222477 B2 JPH0222477 B2 JP H0222477B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- detection circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、読出し専用メモリを有する半導体集
積回路のの電源電圧の変動による誤動作を防止す
るための誤動作検出回路に関する。
積回路のの電源電圧の変動による誤動作を防止す
るための誤動作検出回路に関する。
近年、電子式卓上計算機に代表されるように各
種電子機器において低消費電力化の要求が極めて
強く、その一つの方向として電源電圧の低電圧化
が進んでいる。しかし、電源電圧の低電圧化が進
むにつれ、論理回路の動作限界電圧レベルと電源
電圧との差が小さくなり、電源電圧の変動による
誤動作が問題となつてきた。
種電子機器において低消費電力化の要求が極めて
強く、その一つの方向として電源電圧の低電圧化
が進んでいる。しかし、電源電圧の低電圧化が進
むにつれ、論理回路の動作限界電圧レベルと電源
電圧との差が小さくなり、電源電圧の変動による
誤動作が問題となつてきた。
第１図はこの問題を説明するため、電源電圧の
変動波形を示したものである。図は接地電位を基
準として−VDDなる電源電圧の場合を示してお
り、電源電圧が、回路の正常動作限界のしきい値
電圧−VTまで変動すると回路の誤動作が生ずる。
電源電圧が第１図の曲線ｂのごとく、−VT以上ま
で変動し、電源がオフしたとみなされる電圧−
Vpffまで達し、その後再び正常電圧−VDDに復帰
したときには、電源再投入と同様になり、初期リ
セツト信号等により初期状態となり問題はない。
しかし、電源電圧が第１図の曲線ａのように、−
VTに達した後−Vpffまでは変化せずに、正常電圧
−VDDに復帰した場合には、誤動作の結果がクリ
アされないため表示出力において異常な出力がな
されるなどの現象が生ずる。
変動波形を示したものである。図は接地電位を基
準として−VDDなる電源電圧の場合を示してお
り、電源電圧が、回路の正常動作限界のしきい値
電圧−VTまで変動すると回路の誤動作が生ずる。
電源電圧が第１図の曲線ｂのごとく、−VT以上ま
で変動し、電源がオフしたとみなされる電圧−
Vpffまで達し、その後再び正常電圧−VDDに復帰
したときには、電源再投入と同様になり、初期リ
セツト信号等により初期状態となり問題はない。
しかし、電源電圧が第１図の曲線ａのように、−
VTに達した後−Vpffまでは変化せずに、正常電圧
−VDDに復帰した場合には、誤動作の結果がクリ
アされないため表示出力において異常な出力がな
されるなどの現象が生ずる。
以上の問題は、電子式卓上計算機等の表示出力
のみに限らずその他電子機器の回路、とりわけ出
力に顕著であり、このような異常が生ずるたびに
操作者が、新たに外部からキー入力等によつてリ
セツトをかけなければならず、甚だ不都合であ
る。
のみに限らずその他電子機器の回路、とりわけ出
力に顕著であり、このような異常が生ずるたびに
操作者が、新たに外部からキー入力等によつてリ
セツトをかけなければならず、甚だ不都合であ
る。
このような電源電圧の変動による半導体集積回
路の誤動作は、特に読出し専用メモリ（以下、
ROMという。）を有する電子機器の場合、この
ROMの読出しに誤りを生ずることが大きな原因
となつている。すなわち、従来のROMを有する
半導体集積回路は電源電圧の変動により回路が誤
動作するという欠点がある。
路の誤動作は、特に読出し専用メモリ（以下、
ROMという。）を有する電子機器の場合、この
ROMの読出しに誤りを生ずることが大きな原因
となつている。すなわち、従来のROMを有する
半導体集積回路は電源電圧の変動により回路が誤
動作するという欠点がある。
本発明の目的は、上記欠点を除去することによ
り、電源電圧の変動が回路の誤動作を生ずる電圧
に達する前に電源電圧の変動を検出し、正常電圧
復帰時に回路を初期状態に設定するリセツト信号
を出力する誤動作検出回路を提供することにあ
る。
り、電源電圧の変動が回路の誤動作を生ずる電圧
に達する前に電源電圧の変動を検出し、正常電圧
復帰時に回路を初期状態に設定するリセツト信号
を出力する誤動作検出回路を提供することにあ
る。
本発明の誤動作検出回路は、ゲートが第１の電
源に共通接続され、複数個の縦続接続された一導
電型の絶縁ゲート型電界効果トランジスタからな
るダミーメモリセル部と、ドレインが前記ダミー
メモリセルの一端にソースが第２の電源にゲート
がクロツク信号にそれぞれ接続された一導電型の
第１の絶縁ゲート型電界効果トランジスタと、ド
レインが前記ダミーメモリセル部の他端にソース
が接地電位にゲートが前記クロツク信号にそれぞ
れ接続された逆導電型の第２の絶縁ゲート型電界
効果トランジスタと、前記ダミーメモリセル部の
他端を入力端として前記第２の電源の所定の電圧
変動を検出する電源電圧変動検出回路と、該電源
電圧変動検出回路の出力を入力としリセツト信号
を発生するリセツト信号発生回路とを含むことか
ら構成される。
源に共通接続され、複数個の縦続接続された一導
電型の絶縁ゲート型電界効果トランジスタからな
るダミーメモリセル部と、ドレインが前記ダミー
メモリセルの一端にソースが第２の電源にゲート
がクロツク信号にそれぞれ接続された一導電型の
第１の絶縁ゲート型電界効果トランジスタと、ド
レインが前記ダミーメモリセル部の他端にソース
が接地電位にゲートが前記クロツク信号にそれぞ
れ接続された逆導電型の第２の絶縁ゲート型電界
効果トランジスタと、前記ダミーメモリセル部の
他端を入力端として前記第２の電源の所定の電圧
変動を検出する電源電圧変動検出回路と、該電源
電圧変動検出回路の出力を入力としリセツト信号
を発生するリセツト信号発生回路とを含むことか
ら構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例の回路図である。
本実施例は、ゲートが接地電位に共通接続さ
れ、複数個の縦続接続されたｎチヤネル型の
MOSトランジスタ（以下、nMOSTという。）か
らなるダミーメモリセル部７と、ドレインがダミ
ーメモリセル部７の一端にソースが電源−Ｖにゲ
ートがクロツク信号φPにそれぞれ接続された
nMOST１と、ドレインがダミーメモリセル部７
の他端（節点N1）にソースが接地電位にゲート
がクロツク信号φPにそれぞれ接続されたｐチヤ
ネル型のMOST（以下、pMOSTという。）６と、
節点N1を入力端として電源−Ｖの所定の電圧変
動を検出する電源電圧変動検出回路１２と、電源
電圧変動検出回路１２の出力を入力としリセツト
信号を発生するリセツト信号発生回路１３とを含
むことから構成される。
れ、複数個の縦続接続されたｎチヤネル型の
MOSトランジスタ（以下、nMOSTという。）か
らなるダミーメモリセル部７と、ドレインがダミ
ーメモリセル部７の一端にソースが電源−Ｖにゲ
ートがクロツク信号φPにそれぞれ接続された
nMOST１と、ドレインがダミーメモリセル部７
の他端（節点N1）にソースが接地電位にゲート
がクロツク信号φPにそれぞれ接続されたｐチヤ
ネル型のMOST（以下、pMOSTという。）６と、
節点N1を入力端として電源−Ｖの所定の電圧変
動を検出する電源電圧変動検出回路１２と、電源
電圧変動検出回路１２の出力を入力としリセツト
信号を発生するリセツト信号発生回路１３とを含
むことから構成される。
そして電源電圧変動検出回路１２は、入力が節
点N1に出力が節点N2にそれぞれ接続されたイン
バータ８と、入力が節点N2に出力が節点N1にそ
れぞれ接続されたインバータ９と、入力が節点
N2に接続されたインバータ１０と、インバータ
１０の出力を入力としクロツク信号φOにより出
力を節点N3を介してリセツト信号発生回路１３
に入力するＤ型フリツプフロツプ１１とからなつ
ている。
点N1に出力が節点N2にそれぞれ接続されたイン
バータ８と、入力が節点N2に出力が節点N1にそ
れぞれ接続されたインバータ９と、入力が節点
N2に接続されたインバータ１０と、インバータ
１０の出力を入力としクロツク信号φOにより出
力を節点N3を介してリセツト信号発生回路１３
に入力するＤ型フリツプフロツプ１１とからなつ
ている。
又、nMOST２〜５はROMセル（図示してい
ない。）と同等の構成をとり、実際のROMの段
数によりその個数は増減するものとする。そして
ゲートが接地電位に接続されているので常に導通
状態にある。
ない。）と同等の構成をとり、実際のROMの段
数によりその個数は増減するものとする。そして
ゲートが接地電位に接続されているので常に導通
状態にある。
次に、本実施例の動作を、第３図に示す動作タ
イミングチヤートを用いて説明する。電源−Ｖが
正常電圧レベルにある場合（第３図でT1の期
間）、クロツク信号φPがロウレベル（以下、“Ｌ”
という。）のとき、pMOST６が導通、nMOST
１は非導通となるので、節点N1の電位はハイレ
ベル（以下“Ｈ”という。）となる。続いてクロ
ツク信号φPが、“Ｈ”になると、pMOST６は非
導通、nMOST１は導通状態となり、節点N1は
“Ｌ”、インバータ８の出力節点N2は“Ｈ”とな
り、インバータ１０の出力は“Ｌ”となる。クロ
ツク信号φOが“Ｈ”になつたときに、フリツプ
フロツプ１１はインバータ１０の出力“Ｌ”を読
込み、フリツプフロツプ１１の出力は、電源−Ｖ
が正常電圧レベルにある間は常に“Ｌ”のままで
ある。
イミングチヤートを用いて説明する。電源−Ｖが
正常電圧レベルにある場合（第３図でT1の期
間）、クロツク信号φPがロウレベル（以下、“Ｌ”
という。）のとき、pMOST６が導通、nMOST
１は非導通となるので、節点N1の電位はハイレ
ベル（以下“Ｈ”という。）となる。続いてクロ
ツク信号φPが、“Ｈ”になると、pMOST６は非
導通、nMOST１は導通状態となり、節点N1は
“Ｌ”、インバータ８の出力節点N2は“Ｈ”とな
り、インバータ１０の出力は“Ｌ”となる。クロ
ツク信号φOが“Ｈ”になつたときに、フリツプ
フロツプ１１はインバータ１０の出力“Ｌ”を読
込み、フリツプフロツプ１１の出力は、電源−Ｖ
が正常電圧レベルにある間は常に“Ｌ”のままで
ある。
次に、電源−Ｖの電圧が第１図の−VZすなわ
ち、回路が誤動作する直前の電圧まで変動したと
する。このとき“Ｌ”はVZとなる。クロツク信
号φPが“Ｌ”のとき、−VZは−VTよりも低いの
で、pMOST６は導通状態にあり、節点N1は
“Ｈ”、節点N2は“Ｌ”すなわち−VZとなる。ク
ロツク信号φP“Ｌ”から“Ｈ”になると、
nMOST１はgmが小さいので、抵抗大となり節
点１の電位は第３図のT2の期間に示したように、
インバータ８を反転させるのに必要な−VT以下
とはならず、その結果節点N1の論理レベルは、
クロツク信号φPが“Ｌ”のときのままとなる。
ち、回路が誤動作する直前の電圧まで変動したと
する。このとき“Ｌ”はVZとなる。クロツク信
号φPが“Ｌ”のとき、−VZは−VTよりも低いの
で、pMOST６は導通状態にあり、節点N1は
“Ｈ”、節点N2は“Ｌ”すなわち−VZとなる。ク
ロツク信号φP“Ｌ”から“Ｈ”になると、
nMOST１はgmが小さいので、抵抗大となり節
点１の電位は第３図のT2の期間に示したように、
インバータ８を反転させるのに必要な−VT以下
とはならず、その結果節点N1の論理レベルは、
クロツク信号φPが“Ｌ”のときのままとなる。
同様に、インバータ８，１０の出力もそれぞれ
“Ｌ”，“Ｈ”となり、このとき、フリツプフロツ
プ１の出力は、“Ｌ”から“Ｈ”へ変化し、これ
によりリセツト信号発生回路１３がリセツト信号
を発生し、回路をリセツトする。
“Ｌ”，“Ｈ”となり、このとき、フリツプフロツ
プ１の出力は、“Ｌ”から“Ｈ”へ変化し、これ
によりリセツト信号発生回路１３がリセツト信号
を発生し、回路をリセツトする。
なお、上記実施例においては、ダミーメモリセ
ルをnMOSTで構成した場合を説明したが、ダミ
ーメモリセルをpMOSTで構成した場合にも本発
明が適用できることはもち論である。
ルをnMOSTで構成した場合を説明したが、ダミ
ーメモリセルをpMOSTで構成した場合にも本発
明が適用できることはもち論である。
以上、詳細に説明したように、本発明によれ
ば、電源電圧の変動を検知し、リセツト信号によ
り回路が誤動作を生ずる前にリセツトされること
により、回路を初期状態に設定でき、外付回路お
よび外部入力を必要とすることなく、正常電源電
圧復帰時に表示等の異常出力を生ずるなどの回路
の誤動作を防止でき、その効果は大きい。
ば、電源電圧の変動を検知し、リセツト信号によ
り回路が誤動作を生ずる前にリセツトされること
により、回路を初期状態に設定でき、外付回路お
よび外部入力を必要とすることなく、正常電源電
圧復帰時に表示等の異常出力を生ずるなどの回路
の誤動作を防止でき、その効果は大きい。
第１図は電源電圧の変動の様子を示す説明図、
第２図は本発明の一実施例の回路図、第３図はそ
の動作タイミングチヤートである。 １〜５……ｎチヤネルMOSトランジスタ、６
……ｐチヤネルMOSトランジスタ、７……ダミ
ーメモリセル部、８〜１０……インバータ、１１
……Ｄ型フリツプフロツプ、１２……電源電圧変
動検出回路、１３……リセツト信号発生回路、
φO，φP……クロツク信号。
第２図は本発明の一実施例の回路図、第３図はそ
の動作タイミングチヤートである。 １〜５……ｎチヤネルMOSトランジスタ、６
……ｐチヤネルMOSトランジスタ、７……ダミ
ーメモリセル部、８〜１０……インバータ、１１
……Ｄ型フリツプフロツプ、１２……電源電圧変
動検出回路、１３……リセツト信号発生回路、
φO，φP……クロツク信号。
Claims (1)
- １ ゲートが第１の電源に共通接続され、複数個
の縦続接続された一導電型の絶縁ゲート型電界効
果トランジスタからなるダミーメモリセル部と、
ドレインが前記ダミーメモリセル部の一端にソー
スが第２の電源にゲートがクロツク信号にそれぞ
れ接続された一導電型の第１の絶縁ゲート型電界
効果トランジスタと、ドレインが前記ダミーメモ
リセル部の他端にソースが前記第１の電源にゲー
トが前記クロツク信号にそれぞれ接続された逆導
電型の第２の絶縁ゲート型電界効果トランジスタ
と、前記ダミーメモリセル部の他端を入力端とし
て前記第２の電源の所定の電圧変動を検出する電
源電圧変動検出回路と、該電源電圧変動検出回路
の出力を入力としリセツト信号を発生するリセツ
ト信号発生回路とを含むことを特徴とする読出し
専用メモリを有する半導体集積回路の誤動作検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191483A JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191483A JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083300A JPS6083300A (ja) | 1985-05-11 |
| JPH0222477B2 true JPH0222477B2 (ja) | 1990-05-18 |
Family
ID=16275393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191483A Granted JPS6083300A (ja) | 1983-10-13 | 1983-10-13 | 誤動作検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083300A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61277330A (ja) * | 1985-05-30 | 1986-12-08 | 日本電気株式会社 | 電源切換回路 |
| JPH01136260A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 半導体集積装置 |
-
1983
- 1983-10-13 JP JP58191483A patent/JPS6083300A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083300A (ja) | 1985-05-11 |
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