JPH01200819A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリ集積回路等の半導体集積回路に係り、
特にデータ出力回路の出力電位をデータ出力の直前に中
間電位にプリセットするデータ出力グリセット回路に関
する。

（従来の技術） 第４図は、半導体集積回路４０におけるデータ出力回路
とその電源系、出力負荷の一例を示している。即ち、Ｍ
ｌ、Ｍ２はデータ出力用ＭＯ８）ランソスタ、Ｇｌ、Ｇ
２はデータ出力制御用ダート、ＮＩはデータ出力端子、
Ｎ２はテダプ内部の電源端子、Ｎ３はチ、ｆ内部の接地
端子、Ｅはチップに”ＤＤ電源を供給する直流電源、Ｃ
２は電源安定化容量、ＣＩは出力負荷容量である。なお
、寄生素子としてチップ内外の配線部に抵抗Ｒ１−Ｒ５
およびインダクタンスしＩ〜Ｌ３が存在する。

上記データ出力回路においては、データ出力時に出力負
荷ＣＩを高速に充放電することに伴ってチップ内部の電
源電位ｖＤＤと接地電位■８ｓとに変動（即ち、出力雑
音）が発生し、これによって半導体集積回路の内部回路
の誤動作を引き起こすという問題がある。ここで、デー
タ出力が０”からｌ”に変化するときの動作について、
第５図（＆）　、　（ｂ）を参照して説明する。内部回
路の相補的なデータｄ、ｄが対応して“１″、“０”に
なっているときに出力制御信号φ。ｕｔが“１″になる
と、ｆ−）Ｇｌ、Ｇ、）の各出力ノードＮ４．Ｎ５は対
応して９１１＃　、　＠ｏ”になシ、出力トランジスタ
Ｍｌ、Ｍ２は対応してオン、オフ状態になり、出力ノー
ドＮ１が“１”になシ、出力負荷ＣＩが充電される。こ
のときの充電電流Ｉｄが流れる電流経路に寄生する素子
Ｒ１，Ｒ２，Ｒ４，Ｌｌ、Ｌ２によりチップ内部電源端
子Ｎ２の電位が変動する。

この電源変動が半導体基板を介してチッグ内部接地端子
Ｎ３の電位の変動となる。特に、複数のデータ出力端子
および各対応するデータ出力回路を有する半導体集積回
路で全てのデータ出力端子に同時に“１″を出力する場
合、上記電源電位の変動は著しく犬きくなシ、入カパッ
ファ等の内部回路を誤動作させるおそれが大きくなる。

なお、データ出力が＠１＃から１０”に変化するときは
、上記動作に準じた動作によりて出力負荷Ｃ２の放電が
行われるが、このときの放電電流と寄生素子とによシチ
、７°内部接地電位の変動およびテップ内部電源電位の
変動が生じ、上記と同様な問題が生じる。

従来、上記したようなデータ出力変化時の電源電位の変
動を抑制するには、出力トランジスタＭｌ、Ｍ２のダー
ト幅を縮小したシ、第５図（、）中点線で示すように出
カドランレスＩ　Ｍ　１　、　Ｍ　２のダート電位の立
ち上が９速度を遅らせたシして、出力トランジスタＭ　
１　、　Ｍ２の電流駆動能力を減らせて第５図（、）中
点線で示すように出力端子Ｎ１の電位を緩やかに変化さ
せているが、これによってその立ち上がり時間がｔｄだ
け遅れ、半導体集積回路の高速性（メモリ集積回路の場
合はアクセスタイム）に大きな犠牲が生じる。

また、上記データ出力変化時の電源電位変動を抑制する
ために、電源電位と接地電位との中間の電位を生成する
中間電位生成回路およびスイッチ回路を設けておき、デ
ータ出力の直前にスイッチ回路をオンにして中間電位生
成回路の中間電位出力をデータ出力回路の出力ノードに
供給して出力ノードを中間電位にプリセットする方法が
ある。

しかし、この方法は、中間電位生成回路として抵抗分圧
回路を用いると電流消費が大きいという問題があシ、こ
の抵抗分圧回路に流れる貫通電流の存在によって中間電
位プリセット時のプリセット電流が制限されるので、プ
リセット速度が遅いという問題がある。

（発明が解決しようとする課題） 本発明は、上記したようにデータ出力回路の出力ノード
をデータ出力の直前に中間電位にプリセットするために
中間電位生成回路およびスイッチ回路を用いることに伴
う問題点を解決すべくなされたもので、消費電流および
素子数が少ない回路によって高速に中間電位へのプリセ
ットが可能なデータ出力プリセット回路を提供すること
を目的とする。

［発明の構成］ （課題を解決するための手段） 本発明のデータ出力プリセット回路は、半導体集積回路
内に設けられ、データ出力線の電位およびデータ出力プ
リセット制御信号が入力し、電源ノードと上記データ出
力線との間のインピーダンスおよび接地ノードと上記デ
ータ出力線との間のインピーダンスが制御されるドライ
ステート７９７７７回路からなシ、データ出力回路から
上記データ出力線へのデータ出力の前に上記データ出力
プリセット制御信号がパルス状に活性化したときにデー
タ出力線を電源電位の中間電位にプリセットするように
してなることを特徴とする。

（作用） 制御信号が非活性状態のときはトライステートバッファ
回路は高インピーダンス状態であシ、データ出力線の電
位に影響しない。制御信号が活性状態になりたときには
、そのときのデータ出力線の電位に応じてトライステー
トバッファ回路を通じてデータ出力線の充電または放電
が行われるようになシ、データ出力線が所定の中間電位
にプリセットされた時点で制御信号が非活性状態になっ
てトライステートバッファ回路が再び高インピーダンス
状態に戻る。したがって、データ出力線の充放電電流が
軽減され、チップ内電源電位の変動が大幅に削減される
。また、データ出力反転時に充電あるいは放電を妨げる
電流がデータ出力プリセット回路に流れることはなく、
データ出力の反転が容易になシ、高速動作が可能になる
。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は半導体集積回路テラ７”７０上のデータ出力回
路、データ出力制御回路、データ出力プリセット回路１
１および電源線ｌ、接地線２を示している。即ち、上記
データ出力回路は、データ出力用のＮチャネルＭＯ８）
ランジスタＭｌ、Ｍ２が電源線２と接地線２との間に直
列に接続されている。

前記データ出力制御回路は、チップ上の内部回路（図示
せず）からの相補的なデータｄ、ｄおよび出力制御信号
φ。ｕｔが入力するアンドダート回路Ｇｌ、Ｇ２からな
シ、このアンドｆｆ−）回路Ｇｌ、Ｇ２の各出力ノード
Ｎ４．Ｎ５の電位が対応して前記出力トランジスタＭｌ
、Ｍ２のダートに与えられている。なお、３．４は電源
線Ｉ、接地線２に寄生する抵抗、Ｎｌはデータ出力端子
、Ｎ２は電源端子、Ｎ３は接地端子である。

また、前記データ出力プリセット回路１１は、データ出
力線５の電位およびデータ出力プリセット制御信号らが
入力し、電源線Ｉとデータ出力線５との間のインピーダ
ンスおよび接地線２とデータ出力線５との間のインピー
ダンスが制御されるトライステートバッファ回路６が用
いられている。

このドライステートノ々ツファ回路６は、震源線Ｉとデ
ータ出力線５との間にＰチャネルＭＯＳトランジスタＭ
３およびＮチャネルＭＯ８）ランジスタＭ４が直列に接
続されており、データ出力線５と接地線２との間にＮチ
ャネルＭＯ８）ランノスタＭ５．Ｍ６が直列に接続され
ておυ、前記ＰチャネルトランジスタＭ３のダートと前
記接地線側のＮチャネルトランレフ２Ｍ６のケ゛−トと
がデータ出力線５に接続されておシ、データ出力線５に
各一端が接続されている前記Ｎチャネルトランジス７Ｍ
４．Ｓｉ５の各ダートにデータ出力プリセット制御信号
φ、が与えられている。

次に、上記データ出力回路およびデータ出力プリセット
回路の動作を第２図（ａ）　、　（ｂ）を参照して説明
する。プリセット制御信号φ、が非活性状態（本例では
０”レベル）のとき、トライステートバッファ回路６の
ＮチャネルトランソスタＭ４．Ｍ５はオフ状態であり、
トライステートバッファ回路６は高出力インピーダンス
状態であシ、データ出力線５の電位に影響しない。デー
タ出力の直前にプリセット制御信号φ、が活性状態（本
例では”１”レベル）になると、このときのデータ出力
線５の電位に応じて異なる動作を行なう。即ち、データ
出力線５の電位が低レベル（”０”レベル）のときには
、Ｐチャネルトランソバ３Ｍ３がオン、Ｎチャネルトラ
ンノスｉＭ６がオフになっているので、上記Ｐチャネル
トランジスタＭ３および制御信号φ、によってオンにな
るＮチャネルトランジスタＭ４を通してデータ出力線５
の充電が行われる。この充電によってデータ出力線５の
電位が上昇してＮチャネルトランレフ２Ｍ６の閾値電圧
以上になると、このＮチャネルトランレフ２Ｍ６もオン
になり、データ出力線５の電位はトランジスタＭ３〜Ｍ
６（このとき、全てオンになっている）により決まる設
定電位■。

（電源線１の電位と接地線２の電位との中間電位）に安
定することになる。これに対して、データ出力線５の電
位が高レベル（゛１″レベル）のときには、Ｐチャネル
トランノスタＭ３がオフ、Ｎチャネルトランレフ２Ｍ６
がオンに々つているので、このＮチャネルトランソスタ
Ｍ６および制御信号りによってオンになるＮチャネルト
ランノスタＭ５を通してデータ出力線５の放電が行われ
る。

この放電によってデータ出力線５の電位が下降してＰチ
ャネルトランジスタＭ３の閾値電圧以下になると、この
ＰチャネルトランジスタＭ３もオンになり、データ出力
線５の電位はトラン・ゾスタＭ３〜Ｍ６（このとき、全
てオンになっている）により決まる前記設定電位Ｖ、に
安定することになる。

次に、出力制御信号φ。ｕｔが一トレベヤになると、内
部回路出力データｄ、ｄに応じてアンドゲート回路Ｇｌ
、Ｇ２の一方の出力が１ｎ、他方の出力が′”Ｏｎにな
り、出力トランジスタＭＩ、Ｍ２の一方がオン、他方が
オフになυ、データ出力線５を第２図（ａ）中に実線で
示すように充電あるいは第２図（、）中に点線で示すよ
うに放電する。この場合、上記出力制御信号φ。ｕｔが
”１＃になる前に前記プリセット制御信号φ、をノ４ル
ス状に１１″にすることによって、前述したようにデー
タ出力線５が設定電位ｖ３（中間電位）にプリセットさ
れているので、上記データ出力時のデータ出力線５の充
放電は上記設定電位Ｖｓから開始することになる。した
がって、データ出力時の充放電電流は軽減され、テラ！
内部の電源端子Ｎ２の電位変動、接地端子Ｎ３の電位変
動は第２図（ｂ）中に実線（“１″デ一タ出力時）ある
いは点線（”Ｏ“データ出力時）に示すように大幅に削
減される。また、データ出力時にトライステー）／Ｊッ
ファ回路６は高インピーダンス状態になっているので、
データ出力反転時の充電おるいは放電を妨げる電流が流
れることはなく、データ出力の反転が容易になシ、デー
タ出力の高速動作が可能になる。

なお、上記動作中、トライステートバッファ回路６のト
ランジスタＭ３〜Ｍ６を通して貫通電流が流れてしまい
、これは単純に集積回路における消費電流としては損失
となってしまうが、上記貫通電流はデータ出力線５の電
位がある程度充放電されてＰチャネルトランジスタＭ３
あるいはＮチャネルトランジス５Ｍ６がオフからオンに
なることによって発生するものであり、非常に短かい時
間に抑えられ、プリセット制御信号φ、のタイミング設
定によって殆んど零にすることも可能である。

なお、上記データ出力プリセット回路をメモリ集積回路
に採用した場合であってアドレス変化検出回路を使用し
ている場合には、第３図に示すようにアドレス変化時に
アドレス変化検出回路が出力するアドレス変化検出・ぐ
ルスを前記プリセット制御信号φ、として利用してもよ
い。この場合、アドレス変化検出ノぐルスの後縁タイミ
ングでデータアクセス動作が開始する前に上記検出・ぐ
ルスによりデータ出力プリセント動作を行わせることが
可能になり、特別にプリセット制御信号φ、成生回路を
設ける必要はない。

［発明の効果］ 上述したように本発明のデータ出力シリセット回路によ
れば、データ出力の前にデータ出力線を中間電位にプリ
セットしておくことによってデータ出力時の電源変動を
大幅に抑制でき、集積回路内部回路の誤動作を抑制でき
る。しかも、上記データ出力プリセット回路の消費電流
は極めて小さく、データ出力の反転速度を高速化するこ
とができる。したがって、上記データ出力プリセット回
路を例えばメモリ集積回路に採用した場合、データ読み
出し時のアクセス時間の短縮、メモリ動作の信頼性の向
上を実現することができる。

【図面の簡単な説明】

第１図は本発明のデータ出力プリセット回路の一実施例
を示す回路図、第２図（ａ）　、　（ｂ）は第１図の回
路動作を示す波形図、第３図はアドレス変化検出回路を
有するメモリ集積回路に本発明を適用した場合における
第１図中のデータ出力シリセット制御信号φのタイミン
グを示す図、第４図は従来の半導体集積回路におけるデ
ータ出力回路、電源系、出力負荷部分を示す回路図、第
５図（ａ）　、　（ｂ）は第４図の回路動作を示す波形
図である。 １・・・電源線、２・・・接地線、５・・・データ出力
線、６・・・トライステートバッファ回路、Ｍｌ、Ｍ２
・、・データ出力トランジスタ、Ｍ３・・・Ｐチャネル
トランジスタ、Ｍ４〜Ｍ６・・・Ｎチャネルトランジス
タ、φ　・・・データ出力プリセット制御信号。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路内に設けられ、データ出力線の電位およ
   びデータ出力プリセット制御信号が入力し、電源線と上
   記データ出力線との間のインピーダンスおよび接地線と
   上記データ出力線との間のインピーダンスが制御される
   トライステートバッファ回路からなり、データ出力回路
   から上記データ出力線へのデータ出力の前に上記データ
   出力プリセット制御信号がパルス状に活性化したときに
   データ出力線を電源電位の中間電位にプリセットするよ
   うにしてなることを特徴とするデータ出力プリセット回
   路。