JPH0222567A - デューティ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デユーティと称されるパルス繰り返し周期に
対するパルス幅の時間的比率を、基準デユーティとの大
小比較により検出する回路に関する。

（従来の技術） デジタル回路に於いては、パルス信号のデユーティを絶
対値ではなく、基準デユーティとの大小比較により検出
することが多い、即ち、被検出デユーティを基準デユー
ティと比較し、被検出デユーティが基準デユーティより
大きいか小さいかによって被検出デユーティの大きさが
判断されている。

パルス信号のデユーティを検出する場合、従来に於いて
はデユーティ検出の対象となるパルス信号について、Ｈ
レベル期間、Ｌレベル期間、パルス周期の各データのう
ちのいずれが２種のデータを検出し、検出された２種類
のデータからデユーティを算出した後、このデユーティ
を基準デユーティと比較することが行われている。

（発明が解決しようとする課題） 従って、このようなパルス信号のデユーティ検出に使用
される回路としては、少なくとも２種類のデータを検出
する回路、デューチイを算出する回路、及び基準デユー
ティと比較する回路が必要である。それ故、従来のデユ
ーティ検出回路に於いては、その回路構成が甚だ複雑な
ものになり、大型化してしまうという欠点ある。

また、パルス信号の周波数（即ち、パルスの周期）が変
化した場合には、全ての検出データも変化してしまう、
従って、従来のデユーティ検出回路では、その変化毎に
デユーティを算出し直し、基準デユーティとの比較を行
わなければならず、複雑な演算が必要である。

本発明はこのような現状に鑑みて成されたものであり、
その目的とするところは、構成が簡単であり、小型化す
ることが可能であり、パルス信号の周波数とは関係なく
パルス信号のデユーティを検出できるデユーティ検出回
路を提供することにある。

（課題を解決するための手段） 本発明のデユーティ検出回路は、パルス信号のデユーテ
ィを検出する回路であって、２種類の連続パルスを発す
るパルス発生手段と、パルス計数手段と、該パルス信号
のレベルに応じて該連続パルスのいずれか一方を該パル
ス計数手段に与える第１の切換手段と、該パルス信号の
レベルに応じて該パルス計数手段に加算動作及び減算動
作のいずれか一方を行わせる第２の切換手段と、該パル
ス計数の計数値の符号を検知する検知手段とを備えてお
り、そのことにより上記目的が達成される。

（作用） 本発明のデユーティ検出回路の動作を、前記パルス計数
手段を例えばアップダウンカウンタとした場合を例とし
て説明する。デユーティ検出の対象となるパルス信号が
Ｈレベルの時は、アップダウンカウンタのクロック端子
に２種類の連続パルスのいずれか一方が入力され、アッ
プ端子、ダウン端子のいずれか一方にＨ信号が入力され
る。この時は、一方の連続パルスに対してアップカウン
ト又はダウンカウントが行われる０反対に、パルス信号
がＬレベルの時は、他方の連続パルスに対して逆のカウ
ントが行われる。

例えば、基準デユーティを１／２とする場合には、２種
類の連続パルスは同一周期とされる。パルス信号のＨレ
ベル期間がＬレベル期間より長ければ、一方の連続パル
スに対してのアップダウンカウンタのカウント数が、他
方の連続パルスに対してのカウント数を越える。いずれ
のカウント数が多いかは、アップダウンカウンタのボロ
ー信号の有無から判断される。従って、ボロー検知手段
でボロ一端子からの出力を検知することにより、パルス
信号のＨレベル期間とＬレベル期間のいずれが長いかを
判断することができる。即ち、・この例では、パルス信
号のデユーティが１／２より大きいか小さいかの判断が
なされる。

基準デユーティを他の値とする場合には、それに応じて
２種類の連続パルスを互いに異なる周期とすることによ
り、基準デユーティとパルス信号のデユーティとの比較
が行われる。

（実施例） 本発明を実施例について以下に説明する。

第１図は本発明の一実施例を示す回路図、第２図（ａ）
〜（ｈ）は第１図で符号ａ−ｚｈで示される部分の電圧
変化を示すタイムチャートである。

本実施例に於いては、クロック信号がパルス発生手段１
０に入力される。パルス発生手段１０は第１の分周回路
１１と第２の分周回路１１とからなる０分周回路１１．
１２に入力されたクロック信号は同じ比率又は異なる比
率で分周される０分周回路１１．１２からそれぞれ出力
される２種類の連続パルス（第１の連続パルス、第２の
連続パルス）は第１の切換回路２ｏに入力される。

一方、デユーティ検出の対象となるパルス信号は第２の
切換回路３０に入力される。第２の切換回路３０に入力
されたパルス信号は、そのままのレベルで第１の切換回
路２０とアップダウンカウンタ４０のアップ端子とに入
力されると共に、ＮＯＴ回路３１で極性が反転されて第
１の切換回路２０とカウンタ４０のダウン端子とに入力
される。

第１の切換回路２０は、２個のＡＮＤ回路２１．２２と
、１個のＯＲ回路２３とからなる。ＡＮＤ回路２１には
、第１の分周回路１１からの第１の連続パルス、及び第
２の切換回路３０がらのパルス信号が入力される。ＡＮ
Ｄ回路２２には、第２の分周回路１２からの第２の連続
パルス、及び第２の切換回路３０からのパルス信号の極
性反転信号が入力される。ＡＮＤ回路２１．２２の出力
はＯＲ回路２３に入力され、ＯＲ回路２３の出力はカウ
ンタ４０のクロック端子に入力される。

他方、パルス信号の立上がりに同期して発信される立上
がりパルスが、ラッチ回路５０にタイミングパルスとし
て入力される。ラッチ回路５０には更に、カウンタ４０
のボロ一端子からの出力が入力される。立上がりパルス
は遅延回路６０にも入力され、遅延回路６０の出力はカ
ウンタ４０のリセット端子に入力される。

アップダウンカウンタ４０は、周知のとおり、アップ端
子にＨ信号が入力されている状態では、クロック端子に
入力されるパルスをアップカウントし、ダウン端子にＨ
信号が入力されている状態では、クロック端子に入力さ
れるパルスをダウンカウントする。また、ダウンカウン
トの数がアップカウントの数を超えた時は、ボロ一端子
からボロー信号がＨ信号で出力される。リセット端子に
Ｈ信号が入力された時は、カウント数及びボロー信号が
クリアされる。

次に、本実施例の動作を、パルス信号のデユーティが１
／３、即ちＨレベル期間が１／３周期より大きいか小さ
いかを判定する場合について説明する。この場合には、
分周回路１１．１２に於けるクロック信号の分周比は１
：２とされる。即ち、第２の分周回路１２の分周比率は
、第１の分周回路１１の分周比率の２倍とする。こうす
ることにより、ＡＮＤ回路２２には、ＡＮＤ回路２１に
入力される連続パルスの２倍の周期の連続パルスが入力
される（第２図（ａ）及び（ｂ）参照）。

この状態で第２の切換回路３０にパルス信号が入力され
ると、パルス信号がＨレベルの期間に於いては、Ｈ信号
がＡＮＤ回路２１とカウンタ４゜のアップ端子とに入力
され、し信号がＡＮＤ回路とカウンタ４０のダウン端子
とに入力される。その結果、第１の分周回路１１から出
力される第１の連続パルスがカウンタ４０のクロック端
子に入力され、カウンタ４０にてアップカウントされる
（第２図（ｃ）及び（ｄ）９照）。

パルス信号がＨレベルからＬレベルに切換わると、し信
号がＡＮＤ回路２１とカウンタ４０のアップ端子とに入
力され、Ｈ信号がＡＮＤ回路２２とカウンタ４０のダウ
ン端子とに入力される。その結果、パルス信号がＬレベ
ルの期間に於いては、第２の分周回路１２から出力され
る第２の連続パルスがカウンタ４０のクロック端子に入
力され、カウンタ４０にてダウンカウントされる。即ち
、この期間では、パルス信号がＨレベルの期間に於いて
アップカウントされた第１の連続パルスの数から、第２
の連続パルスの数が凧次、差し引かれて行く（第２図（
ｃ）及び（ｄ）参照）。

パルス信号が１周期を終了しＬレベルから再びＨレベル
に戻ると、立上がりパルスがラッチのタイミング信号と
してラッチ回路５０に入力される（第２図（ｅ）参照）
、ラッチ回路５０は、立上がりパルスが入力された時点
でカウンタ４０のボロ一端子からの出力をラッチする。

第１の連続パルスと第２の連続パルスの分周比が１：２
に設定されているので、パルス信号のデユーティが１／
３であれば、立上がりパルスが発信された時点で、アッ
プカウント数とダウンカウント数が一致する。

従って１．ラッチ回路５０の出力レベルがＨであるか或
いはしてあるかによってパルス信号のデユーティが１／
３より大きいか或いは小さいかが検出される。

第２図（ｄ）に示されているようにパル、ス信号のデユ
ーティが１／３より小さい場合には、立上がりパルスが
発信されるまでの間にダウンカウント数がアップカウン
ト数を超え、立上がりパルスが発信された時点に於いて
はカウンタ４０のボロ一端子からはＨ信号が出力される
（第２図（ｇ）参照）、立上がりパルスが発信された時
点でボロ一端子からの出力がラッチ回路５０によってラ
ッチされる（第２図（ｈ）参照）、ラッチ回路５０の出
力レベルがＨであるので、パルス信号のデユーティが１
／３より小さいことが検出される。

逆に、パルス信号のデユーティが１／３より大きい場合
には、立上がりパルスが発信された時点に於いてはボロ
一端子からし信号が出力されているので、ラッチ回路５
０の出力レベルはしてりあ、パルス信号のデユーティが
１／３より大きいことが検出される。

ボロ一端子からの出力がラッチされると、これより僅か
に遅れてＨ信号がアップダウンカウンタ４０のリセット
端子に入力され、カウンタ４０がリセットされる。この
時点でパルス信号はＨレベルに戻っているので、カウン
タ４０は再び第１の連続パルスをアップカウントし始め
る０以上の動作がパルス信号の１周期毎に繰り返される
。

このように、本実施例によれば、パルス信号のデユーテ
ィが１／３より大きいか小さいかが、パルス信号のデユ
ーティを算出することなく、また周波数とは無関係に検
出することができる。精度についても、パルス信号に比
べて連続パルスのパルス幅を小さくし、アップダウンカ
ウンタ４０の段数を大きくすれば、優れた分解能が４確
保される。

本発明のデユーティ検出回路は上記実施例に限定されな
い６例えば、分周回路１１．１２に於けるクロック信号
の分周比を変化させることにより、大小判定の基準とな
るデユーティを様々に変化させることができる。更に、
クロック信号を第１の連続パルスとしてそのまま利用す
ることが可能である。この場合には、第１の分周回路１
１が不要になる。

また、パルス発生手段１０を分周回路以外の回路で構成
することも可能であり、他の手段についても上述の実施
例に示された以外の回路で構成することが可能である。

（発明の効果） 本発明のデユーティ検出回路は、このようにデユーティ
算出を行う回路が不要であり、簡単な回路構成によって
、周波数に影響されることなく、デユーティ検出を行な
うことができる。従って、本発明によれば、従来の回路
と比べて大幅な小型化及びコストダウンが達成される。

４、　・・　　の　　　ｔ：　日 第１図は本発明の実施例を示す回路図、第２図はその動
作を示すタイミングチャートである。

１０・・・パルス発生手段、２０・・・第１の切換回路
、３０・・・第２の切換回路、４０・・・アップダウン
カウンタ、５０・・・ラッチ回路。

以上

Claims (1)

【特許請求の範囲】
1. １、パルス信号のデューティを検出する回路であって、
   ２種類の連続パルスを発するパルス発生手段と、パルス
   計数手段と、該パルス信号のレベルに応じて該連続パル
   スのいずれか一方を該パルス計数手段に与える第１の切
   換手段と、該パルス信号のレベルに応じて該パルス計数
   手段に加算動作及び減算動作のいずれか一方を行わせる
   第２の切換手段と、該パルス計数の計数値の符号を検知
   する検知手段とを備えたデューティ検出回路。