JPH05235964A - ハイパフォーマンスバスシステム、バス用トランシーバ及びディジタル装置用ドライバ - Google Patents
ハイパフォーマンスバスシステム、バス用トランシーバ及びディジタル装置用ドライバInfo
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- JPH05235964A JPH05235964A JP4221692A JP22169292A JPH05235964A JP H05235964 A JPH05235964 A JP H05235964A JP 4221692 A JP4221692 A JP 4221692A JP 22169292 A JP22169292 A JP 22169292A JP H05235964 A JPH05235964 A JP H05235964A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017545—Coupling arrangements; Impedance matching circuits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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Abstract
(57)【要約】
【目的】 高効率ハイパフォーマンスバスシステムの提
供。 【構成】 低インピーダンスの差動バス（／ＢＵＳＱ，
ＢＵＳＱ）とそれに接続される複数のトランシーバ（１
０′，１２′，１４′，Ｎ′）を含む高速データ転送シ
ステム。各トランシーバはデータをこのバスに与えるド
ライバ（２０）とそのバスからデータを受けるレシーバ
（１６）を有する。ドライバはこのバスの一方の側から
のみ電流をシンクするが他方の側を乱さない擬似差動電
流ドライブ回路を含む。
供。 【構成】 低インピーダンスの差動バス（／ＢＵＳＱ，
ＢＵＳＱ）とそれに接続される複数のトランシーバ（１
０′，１２′，１４′，Ｎ′）を含む高速データ転送シ
ステム。各トランシーバはデータをこのバスに与えるド
ライバ（２０）とそのバスからデータを受けるレシーバ
（１６）を有する。ドライバはこのバスの一方の側から
のみ電流をシンクするが他方の側を乱さない擬似差動電
流ドライブ回路を含む。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送チャンネルに
関し、更に詳細には高速マルチドロップバスシステムに
関する。
関し、更に詳細には高速マルチドロップバスシステムに
関する。
【０００２】
【従来の技術】データ伝送にマルチドロップバスシステ
ムを用いることは周知である。従来のマルチドロップバ
スシステムは複数のドライバおよびレシーバが接続され
るバス構造を有する。従来のバスシステムの一例は米国
特許第４５９６９４０号明細書に開示されている。この
特許明細書によれば、そのシステムは差動バスから成
り、その両端２０，２１はバスの特性インピーダンスに
等価な抵抗で終端する。この差動バスのいずれの側も受
動要素を介して活性の電源電圧ＶccまたはＶeeに直接に
接続されることはない。すなわち、このバスの夫々の終
端は、このバスの一方の側から電流がシンクされるとき
その電流が他方の側の電流源となるように複数のドライ
バの内の一つにより活性化駆動される。
ムを用いることは周知である。従来のマルチドロップバ
スシステムは複数のドライバおよびレシーバが接続され
るバス構造を有する。従来のバスシステムの一例は米国
特許第４５９６９４０号明細書に開示されている。この
特許明細書によれば、そのシステムは差動バスから成
り、その両端２０，２１はバスの特性インピーダンスに
等価な抵抗で終端する。この差動バスのいずれの側も受
動要素を介して活性の電源電圧ＶccまたはＶeeに直接に
接続されることはない。すなわち、このバスの夫々の終
端は、このバスの一方の側から電流がシンクされるとき
その電流が他方の側の電流源となるように複数のドライ
バの内の一つにより活性化駆動される。
【０００３】上記米国特許における問題の一つは他の従
来のバスシステムにもある問題である。米国特許第４５
９６９４０号明細書のバス構造を含む従来のバス構造は
共通モードとスイッチングノードの影響を受け易く、ま
たそのため総合的なシステムパフォーマンスがノイズに
より制限されるような高速システムでは使用することが
できない。この問題は、米国特許第４５９６９４０号明
細書のバスおよび他の従来のバスの両端を真の意味で差
動の電流シンクドライバが駆動するために生じるもので
ある。この型式のドライバでは電流がバスの両側から同
時にシンクされて電流源とされる。電流の同時的なシン
クと供給にはバスの両側の同時スイッチングが必要であ
るが、これがシステムにノイズを導入することになる。
同様の問題が大きな同時スイッチング電流により、提案
されたフューチャーバスの概念を含めて従来の非平衡終
端バス設計に生じる。
来のバスシステムにもある問題である。米国特許第４５
９６９４０号明細書のバス構造を含む従来のバス構造は
共通モードとスイッチングノードの影響を受け易く、ま
たそのため総合的なシステムパフォーマンスがノイズに
より制限されるような高速システムでは使用することが
できない。この問題は、米国特許第４５９６９４０号明
細書のバスおよび他の従来のバスの両端を真の意味で差
動の電流シンクドライバが駆動するために生じるもので
ある。この型式のドライバでは電流がバスの両側から同
時にシンクされて電流源とされる。電流の同時的なシン
クと供給にはバスの両側の同時スイッチングが必要であ
るが、これがシステムにノイズを導入することになる。
同様の問題が大きな同時スイッチング電流により、提案
されたフューチャーバスの概念を含めて従来の非平衡終
端バス設計に生じる。
【０００４】終端の充分でないバスは従来のマルチドロ
ップバスシステムの他のノイズ源となる。特に、従来バ
スはそのバスの特性インピーダンスに等価な抵抗により
その両端で終端される。この形式の終端を「奇数モー
ド」終端という。この形式の終端によれば、このバスに
誘導される「共通モード」信号が過分の時間にわたって
「リング」を行い、信号の完全性、ＥＭＩおよび共通モ
ード範囲について問題を生じさせる。
ップバスシステムの他のノイズ源となる。特に、従来バ
スはそのバスの特性インピーダンスに等価な抵抗により
その両端で終端される。この形式の終端を「奇数モー
ド」終端という。この形式の終端によれば、このバスに
誘導される「共通モード」信号が過分の時間にわたって
「リング」を行い、信号の完全性、ＥＭＩおよび共通モ
ード範囲について問題を生じさせる。
【０００５】現在のところ、従来のバスシステムは比較
的低速から中速のアプリケーションに対して設計されて
いる。新しいディジタルシステムが開発されるとき、そ
れらは最低のコストで現存する（すなわち従来の）シス
テムに対しすぐれたパフォーマンスを達成するものと期
待される。この「パフォーマンス」というのは速度や機
能、信頼性のような特性を含むものである。高い使用性
と高い信頼性を示すディジタルシステムの要求が増大し
ている。これには障害に対して寛容でホットプラグの可
能なバス（すなわちアダプタカードのライブインサーシ
ョンを支援するバス）が必要である。
的低速から中速のアプリケーションに対して設計されて
いる。新しいディジタルシステムが開発されるとき、そ
れらは最低のコストで現存する（すなわち従来の）シス
テムに対しすぐれたパフォーマンスを達成するものと期
待される。この「パフォーマンス」というのは速度や機
能、信頼性のような特性を含むものである。高い使用性
と高い信頼性を示すディジタルシステムの要求が増大し
ている。これには障害に対して寛容でホットプラグの可
能なバス（すなわちアダプタカードのライブインサーシ
ョンを支援するバス）が必要である。
【０００６】ディジタルシステムでは常により高いデー
タ速度に向かう周知の傾向がある。データ速度が上昇す
ると、より高いクロック周波数およびより高速の信号転
換すなわちバスの伝送ラインとしての性質の検査を必要
とする因子が必要となる。ディジタルシステムの有効ス
ループットを改善しつつ可能な限りクロック速度を低く
維持する一つの方法はバス幅を大きくすること、すなわ
ちバスを並列な多数のビットで構成することである。１
００ビットを越えるバス幅は一般的である。バス幅をそ
れより広くしてもクロック速度はなお増加しつつある。
タ速度に向かう周知の傾向がある。データ速度が上昇す
ると、より高いクロック周波数およびより高速の信号転
換すなわちバスの伝送ラインとしての性質の検査を必要
とする因子が必要となる。ディジタルシステムの有効ス
ループットを改善しつつ可能な限りクロック速度を低く
維持する一つの方法はバス幅を大きくすること、すなわ
ちバスを並列な多数のビットで構成することである。１
００ビットを越えるバス幅は一般的である。バス幅をそ
れより広くしてもクロック速度はなお増加しつつある。
【０００７】
【発明が解決しようとする課題】バスシステム（すなわ
ちバスおよびそれらに関連するドライバとレシーバ）は
改善されたパフォーマンス、機能およびコストから生じ
る一群の要件に合致するように慎重に設計しなければな
らない。これら要件群はバスシステムにより同時に且つ
最適な形で解決しなければならない一群の課題を有す
る。特に、次にあげる問題は同時に且つ最適な形で解決
されねばならない。
ちバスおよびそれらに関連するドライバとレシーバ）は
改善されたパフォーマンス、機能およびコストから生じ
る一群の要件に合致するように慎重に設計しなければな
らない。これら要件群はバスシステムにより同時に且つ
最適な形で解決しなければならない一群の課題を有す
る。特に、次にあげる問題は同時に且つ最適な形で解決
されねばならない。
【０００８】１．速度 全体のビット転送は一つのクロックサイクル時間内に生
じなくてはならない。すなわち、一つのデータビットは
１クロック周期内に送信ドライバの入力端からバスを介
して意図されたレシーバの出力端に伝送しなければなら
ない。
じなくてはならない。すなわち、一つのデータビットは
１クロック周期内に送信ドライバの入力端からバスを介
して意図されたレシーバの出力端に伝送しなければなら
ない。
【０００９】従って次の事項を含んで合致しなければな
らない「時間予算（タイムバジェット）」の問題があ
る。
らない「時間予算（タイムバジェット）」の問題があ
る。
【００１０】・ドライバの伝送遅延 ・コネクタを通りバスを介しての信号伝送遅延 ・反射についての解決時間 ・レシーバ回路の伝送遅延 本発明の設計クロック周期は２５nsである。これは大型
の物理的なバス長とカードスロットの数について意欲的
なターゲットである点に注意すべきである。
の物理的なバス長とカードスロットの数について意欲的
なターゲットである点に注意すべきである。
【００１１】２．ノイズ 上記したノイズ問題に加えて、過剰ノイズまたは不適正
なノイズマージンがデータの完全性の問題を通して、ま
たはこの問題を回避するためにクロック速度を低下させ
る必要性を通して、パフォーマンスの問題を生じさせう
る。バスシステムのノイズには次に示すように潜在的に
いくつかのタイプがある。
なノイズマージンがデータの完全性の問題を通して、ま
たはこの問題を回避するためにクロック速度を低下させ
る必要性を通して、パフォーマンスの問題を生じさせう
る。バスシステムのノイズには次に示すように潜在的に
いくつかのタイプがある。
【００１２】「カップリングノイズ」はバス内の一つの
導体上の信号がそのバス上の隣りの導体に望ましくない
信号を誘導するときに生じうる。
導体上の信号がそのバス上の隣りの導体に望ましくない
信号を誘導するときに生じうる。
【００１３】「スイッチングノイズ」は複数のビットが
同時に状態を変えることにより生じる電流パルスが電源
および（または）接地点に望ましくない信号を誘導し、
これがドライバまたはレシーバの出力に誤データ信号を
誘導するときに生じうる。
同時に状態を変えることにより生じる電流パルスが電源
および（または）接地点に望ましくない信号を誘導し、
これがドライバまたはレシーバの出力に誤データ信号を
誘導するときに生じうる。
【００１４】「ＥＭＩ／ＥＭＣ」ノイズはバスシステム
が或る周波数帯の受け入れしえない輻射を出すかあるい
は周囲の電磁輻射に対し受け入れしえない感度を有する
ときに生じる。
が或る周波数帯の受け入れしえない輻射を出すかあるい
は周囲の電磁輻射に対し受け入れしえない感度を有する
ときに生じる。
【００１５】「反射ノイズ」はバス上のインピーダンス
不整合により生じる反射がレシーバの入力のデータ信号
を歪ませるとき生じる。
不整合により生じる反射がレシーバの入力のデータ信号
を歪ませるとき生じる。
【００１６】インピーダンス不整合はカードスロット並
びに不適正な終端によってバスの端部で生じうる。
びに不適正な終端によってバスの端部で生じうる。
【００１７】３．電力消費 ドライバで散逸する電力は次に示すいくつかの理由で最
少としておかなくてはならない。
少としておかなくてはならない。
【００１８】・達成可能なパッケージ密度を最大とする
ため。
ため。
【００１９】・バスシステムに供給される電力コストを
最少にするため。
最少にするため。
【００２０】・信頼性を最高とするため。
【００２１】・部品を合理的な動作温度まで冷却しうる
ようにするため。
ようにするため。
【００２２】これと同時に、ドライバは１５〜２０Ω程
度のバスのインピーダンスを駆動できなくてはならな
い。この駆動能力は、時間予算によりしばしばレシーバ
入力に適正な信号をつくるためにバス終端からの反射を
利用しえないという理由で必要になる。この要件のタイ
プを「入射スイッチング」という。
度のバスのインピーダンスを駆動できなくてはならな
い。この駆動能力は、時間予算によりしばしばレシーバ
入力に適正な信号をつくるためにバス終端からの反射を
利用しえないという理由で必要になる。この要件のタイ
プを「入射スイッチング」という。
【００２３】４．パッケージ密度 ドライバおよびレシーバは或る最適密度でのパッケージ
できなくてはならない。密度が高すぎるとカップリング
ノイズ（信号ラインが長いことによる）、スイッチング
ノイズおよび電力散逸による問題が激化する。充分密で
ないと、コスト（部品と製造の両方について）が上昇す
るがシステムの信頼性が劣化する。
できなくてはならない。密度が高すぎるとカップリング
ノイズ（信号ラインが長いことによる）、スイッチング
ノイズおよび電力散逸による問題が激化する。充分密で
ないと、コスト（部品と製造の両方について）が上昇す
るがシステムの信頼性が劣化する。
【００２４】５．障害許容度およびホットプラグ可能性 ドライバおよびレシーバ回路は進行中のデータ転送を混
乱させることなく使用中のバスに挿入しうるように設計
しなくてはならない。更に、特定のアダプタカードにつ
いて電力障害がある場合にはそのカードについてのそれ
らドライバおよびレシーバはバスがもはや機能できない
ようにそのバスをロードしてはならない。
乱させることなく使用中のバスに挿入しうるように設計
しなくてはならない。更に、特定のアダプタカードにつ
いて電力障害がある場合にはそのカードについてのそれ
らドライバおよびレシーバはバスがもはや機能できない
ようにそのバスをロードしてはならない。
【００２５】６．自己診断能力 トランシーバは診断目的については「ラップ」モードで
の動作を支援しなくてはならない。ラップモードではド
ライバとレシーバは同時に活性であり、動作可能とされ
る。このように、カードはバスからデータを読取りなが
ら同時にバスにデータをドライブしうる。このように、
このトランシーバの機能性が確められる。
の動作を支援しなくてはならない。ラップモードではド
ライバとレシーバは同時に活性であり、動作可能とされ
る。このように、カードはバスからデータを読取りなが
ら同時にバスにデータをドライブしうる。このように、
このトランシーバの機能性が確められる。
【００２６】従来のバスシステムはいずれも上記の問題
を同時に且つ最適な形で解決するものではない。
を同時に且つ最適な形で解決するものではない。
【００２７】更に、従来のバス設計に用いられる回路の
タイプまたは部品は使用することができない。いくつか
のタイプの従来の部品が考慮されたが、システム要件を
満足させることが困難なことが明らかとなっために放棄
された。使用可能な回路のタイプは三つの大きなカテゴ
リすなわち、ＴＴＬと将来バスを含むオープンコレク
タ、プッシュプルおよびエミッタホロワＥＣＬに分けら
れる。一般に、使用可能な部品は次の理由により除かれ
た。
タイプまたは部品は使用することができない。いくつか
のタイプの従来の部品が考慮されたが、システム要件を
満足させることが困難なことが明らかとなっために放棄
された。使用可能な回路のタイプは三つの大きなカテゴ
リすなわち、ＴＴＬと将来バスを含むオープンコレク
タ、プッシュプルおよびエミッタホロワＥＣＬに分けら
れる。一般に、使用可能な部品は次の理由により除かれ
た。
【００２８】１．バスを付随的にスイッチするのに必要
な電流をドライブすることができないこと（特にＥＣＬ
は約８００mVのの出力電圧変動を必要とするのであり、
しかもドライバは一般に所要の５３mAより小さい２５mA
に制限される）。
な電流をドライブすることができないこと（特にＥＣＬ
は約８００mVのの出力電圧変動を必要とするのであり、
しかもドライバは一般に所要の５３mAより小さい２５mA
に制限される）。
【００２９】２．複数のパッケージおよびそれによる過
剰のスタブ容量を用いない所望の論理機能（特に別々の
ＴＴＬ入力部および出力部並びに別々のドライブおよび
受信クロック）の欠除。
剰のスタブ容量を用いない所望の論理機能（特に別々の
ＴＴＬ入力部および出力部並びに別々のドライブおよび
受信クロック）の欠除。
【００３０】３．大きな出力ピン容量およびそれにより
大きなバックプレーンインピーダンス変動。
大きなバックプレーンインピーダンス変動。
【００３１】４．不適正な遅延パフォーマンス（フュー
チャーバスを含む）。
チャーバスを含む）。
【００３２】５．同時スイッチングノイズ（特に１００
mAドライバを有するフューチャーバス）。
mAドライバを有するフューチャーバス）。
【００３３】６．カップリングノイズが大きな信号スイ
ングおよび無制御・無特定のエッジ速度（特にＴＴＬ）
に関係すること。
ングおよび無制御・無特定のエッジ速度（特にＴＴＬ）
に関係すること。
【００３４】７．高い部品コスト、とくにフューチャー
バスの部品は１ビット当り７５円強（０．６０米ドル）
であり、全体としてのバスドライバのコストは１カード
当り８５００円強（６７米ドル）と考えられる（目標コ
スト約６４００円（５０米ドル）に対し）。
バスの部品は１ビット当り７５円強（０．６０米ドル）
であり、全体としてのバスドライバのコストは１カード
当り８５００円強（６７米ドル）と考えられる（目標コ
スト約６４００円（５０米ドル）に対し）。
【００３５】８． 活性ドライバの信号反射を生じさせ
る低出力インピーダンス。これは後述する電流源／シン
クを除きすべての回路タイプに当てはまる。
る低出力インピーダンス。これは後述する電流源／シン
クを除きすべての回路タイプに当てはまる。
【００３６】他の微妙な問題が種々の回路タイプのはじ
めの調査で生じており、それは次のものを含んでいる。
めの調査で生じており、それは次のものを含んでいる。
【００３７】・標準的ＥＣＬゲートはディスエーブルと
なっても完全には遮断しない。これはスイッチング速度
は改善されるが、有限の零入力電流により、出力と共に
「ドット」する能力を制限するものである。遅延パフォ
ーマンスに著しく影響を及ぼす回路間で電流を共用する
ために予期しえない結果が生じる。
なっても完全には遮断しない。これはスイッチング速度
は改善されるが、有限の零入力電流により、出力と共に
「ドット」する能力を制限するものである。遅延パフォ
ーマンスに著しく影響を及ぼす回路間で電流を共用する
ために予期しえない結果が生じる。
【００３８】・フューチャーバスはドライバが切換えら
れるときの大きな高速過渡電流変動（１００ビットにつ
いて５ns内で０から温度へ）を処理することの出来る２
ボルト終端電源についての大電流電圧調整器を必要とす
る。そのような回路が存在する証拠はない。
れるときの大きな高速過渡電流変動（１００ビットにつ
いて５ns内で０から温度へ）を処理することの出来る２
ボルト終端電源についての大電流電圧調整器を必要とす
る。そのような回路が存在する証拠はない。
【００３９】以上から、本発明の目的はこれまで可能で
あったものよりも高効率でハイパフォーマンスのバスシ
ステムを提供することである。
あったものよりも高効率でハイパフォーマンスのバスシ
ステムを提供することである。
【００４０】
【課題を解決するための手段】上記目的を達成するため
に本発明のバスシステムは比較的低インピーダンスのマ
ルチドロップ伝送媒体（バス）およびそれに接続される
複数のハイブリッドトランシーバを含んでいる。
に本発明のバスシステムは比較的低インピーダンスのマ
ルチドロップ伝送媒体（バス）およびそれに接続される
複数のハイブリッドトランシーバを含んでいる。
【００４１】特に、この低インピーダンスバスは複数の
導体を含み、夫々の導体はそのバス上の奇数（差動）モ
ードおよび偶数（共通）モード信号の両方を終端するよ
うに選ばれた値を有する抵抗により各端を終端する。
導体を含み、夫々の導体はそのバス上の奇数（差動）モ
ードおよび偶数（共通）モード信号の両方を終端するよ
うに選ばれた値を有する抵抗により各端を終端する。
【００４２】このハイブリッドトランシーバはドライバ
とレシーバを含む。レシーバは既知の出力電圧レベルに
バイアスされた差動コンパレータレシーバである。この
バイアスにより、このレシーバの出力は入力信号のない
とき一つの好適な状態とされる。
とレシーバを含む。レシーバは既知の出力電圧レベルに
バイアスされた差動コンパレータレシーバである。この
バイアスにより、このレシーバの出力は入力信号のない
とき一つの好適な状態とされる。
【００４３】
【作用】同様に、ドライバは差動バスのいずれかの側か
ら所定量の電流をシンクする電流制御電流シンクを含む
擬似差動電流シンクを含む。バスの一方の側から電流が
シンクされると、他方の側がオフとなる。ダブルラッチ
機構がデータをドライバに、そしてレシーバからパイプ
ライン処理する。
ら所定量の電流をシンクする電流制御電流シンクを含む
擬似差動電流シンクを含む。バスの一方の側から電流が
シンクされると、他方の側がオフとなる。ダブルラッチ
機構がデータをドライバに、そしてレシーバからパイプ
ライン処理する。
【００４４】２つの重畳しないクロック信号によりドラ
イバへ、およびレシーバからのデータに適正な段階が保
証され、それらは活性状態で結合してデータがラッチ回
路を通過しうるようにする。別々の「イネーブル」信号
がドライバとレシーバを制御する。ドライバの出力がそ
のレシーバに送られるラップモードではこれらのイネー
ブル信号を同時に活性化することによって達成される。
イバへ、およびレシーバからのデータに適正な段階が保
証され、それらは活性状態で結合してデータがラッチ回
路を通過しうるようにする。別々の「イネーブル」信号
がドライバとレシーバを制御する。ドライバの出力がそ
のレシーバに送られるラップモードではこれらのイネー
ブル信号を同時に活性化することによって達成される。
【００４５】
【実施例】図１は本発明によるバスシステムの全体構成
を示す図である。
を示す図である。
【００４６】このバスシステムは通信ワイヤからなるバ
ス／ＢＵＳＱとＢＵＳＱで示されるワイドな（１００ビ
ット）差動バスを含む。なおこの明細書において、反転
信号を意味する上付きバーは、当該符号の前にスラッシ
ュを付して示すことにする。このバスは選ばれた端子電
圧レベル（ＶT ）に対しインピーダンスＺ１とＺ２によ
り終端されている。インピーダンスＺ１とＺ２は奇数お
よび偶数伝播信号モードの両方を終端するように選ばれ
る。特に、抵抗ＲO の値はバスの奇数モードインピーダ
ンスの半分の値にセットされる。２個の並列抵抗ＲO と
抵抗ＲE の直列回路はバスの偶数モードインピーダンス
に等しく選ばれる。このように、このバスシステムを介
して伝播する奇数モードおよび偶数モード信号はバスシ
ステム上での信号反射を伴わずに適正に終端される。
ス／ＢＵＳＱとＢＵＳＱで示されるワイドな（１００ビ
ット）差動バスを含む。なおこの明細書において、反転
信号を意味する上付きバーは、当該符号の前にスラッシ
ュを付して示すことにする。このバスは選ばれた端子電
圧レベル（ＶT ）に対しインピーダンスＺ１とＺ２によ
り終端されている。インピーダンスＺ１とＺ２は奇数お
よび偶数伝播信号モードの両方を終端するように選ばれ
る。特に、抵抗ＲO の値はバスの奇数モードインピーダ
ンスの半分の値にセットされる。２個の並列抵抗ＲO と
抵抗ＲE の直列回路はバスの偶数モードインピーダンス
に等しく選ばれる。このように、このバスシステムを介
して伝播する奇数モードおよび偶数モード信号はバスシ
ステム上での信号反射を伴わずに適正に終端される。
【００４７】複数のコネクタ１０，１２，…，Ｎがバス
に沿って選択された複数点に接続されている。これらの
コネクタはマルチドロップポイントを形成し、そこに夫
々トランシーバ（詳細は後述する）１０′，１２′，１
４′，…ｎ′が接続されている。トランシーバを付加す
るためにはいくつかの既知の市販のコネクタを使用する
ことができる。これらのコネクタそのものは周知である
からその詳細はここでは述べない。デュポン・メトラル
（Dupont Metral ）またはＡＭＰ ＨＤＩのようなコネ
クタが適当であることのみを述べておく。
に沿って選択された複数点に接続されている。これらの
コネクタはマルチドロップポイントを形成し、そこに夫
々トランシーバ（詳細は後述する）１０′，１２′，１
４′，…ｎ′が接続されている。トランシーバを付加す
るためにはいくつかの既知の市販のコネクタを使用する
ことができる。これらのコネクタそのものは周知である
からその詳細はここでは述べない。デュポン・メトラル
（Dupont Metral ）またはＡＭＰ ＨＤＩのようなコネ
クタが適当であることのみを述べておく。
【００４８】図１において、夫々のトランシーバはドラ
イバＤを有する。このドライバＤはその入力端子に信号
を受けてそれをバスに出力し、そのバスに接続されてい
る他のトランシーバへの伝送を行わせる。各トランシー
バパッケージ内のレシーバＲはバスが信号を受けてそれ
をその出力端に送り、それが次にトランシーバがこのバ
スに付加する装置（図示せず）に送られる。テストのた
めに一つのトランシーバ内のドライバがこのバスに信号
を出してそれらの信号がレシーバの入力端に入る。この
ラップアラウンドの特徴によりトランシーバはバスに接
続される前にその動作性についてテストされうる。
イバＤを有する。このドライバＤはその入力端子に信号
を受けてそれをバスに出力し、そのバスに接続されてい
る他のトランシーバへの伝送を行わせる。各トランシー
バパッケージ内のレシーバＲはバスが信号を受けてそれ
をその出力端に送り、それが次にトランシーバがこのバ
スに付加する装置（図示せず）に送られる。テストのた
めに一つのトランシーバ内のドライバがこのバスに信号
を出してそれらの信号がレシーバの入力端に入る。この
ラップアラウンドの特徴によりトランシーバはバスに接
続される前にその動作性についてテストされうる。
【００４９】図２は本発明によるトランシーバのブロッ
ク図である。ここで、これらのトランシーバは同一の内
部構成を有することに注意されたい。それ故、以下の説
明では各トランシーバについて同じである。図２のトラ
ンシーバは単一ビットについてのデータパスを示すもの
である。前記の特定の問題についてパッケージ当り５ビ
ットのパッケージ密度が最適とみなされている。図３及
び図４はこの好適なビット密度でのモジュールのブロッ
ク図である。このモジュールは共通の制御論理ブロック
３２に相互接続された５個の単一ビットトランシーバＳ
Ｂ１，ＳＢ２，ＳＢ３，ＳＢ４，ＳＢ５を含んでいる。
単一ビットおよび制御論理ブロックの詳細を次に述べ
る。制御論理ブロック３２はクロック信号／Ｃ１及び／
Ｃ２並びに制御信号ＤＯＥ及びＲＯＥをバッファし、そ
れらを単一ビットトランシーバの駆動のために異なる論
理レベルの信号に変換する。最適として選ばれたパッケ
ージは配線の長さおよびリードのインダクタンスを最少
とするために２８ピンプラスチックチップキャリア（Ｐ
ＣＣ）表面装着パッケージである。アプリケーションに
よっては他のパッケージ密度が本発明の範囲内で望まし
いものとなりうる。
ク図である。ここで、これらのトランシーバは同一の内
部構成を有することに注意されたい。それ故、以下の説
明では各トランシーバについて同じである。図２のトラ
ンシーバは単一ビットについてのデータパスを示すもの
である。前記の特定の問題についてパッケージ当り５ビ
ットのパッケージ密度が最適とみなされている。図３及
び図４はこの好適なビット密度でのモジュールのブロッ
ク図である。このモジュールは共通の制御論理ブロック
３２に相互接続された５個の単一ビットトランシーバＳ
Ｂ１，ＳＢ２，ＳＢ３，ＳＢ４，ＳＢ５を含んでいる。
単一ビットおよび制御論理ブロックの詳細を次に述べ
る。制御論理ブロック３２はクロック信号／Ｃ１及び／
Ｃ２並びに制御信号ＤＯＥ及びＲＯＥをバッファし、そ
れらを単一ビットトランシーバの駆動のために異なる論
理レベルの信号に変換する。最適として選ばれたパッケ
ージは配線の長さおよびリードのインダクタンスを最少
とするために２８ピンプラスチックチップキャリア（Ｐ
ＣＣ）表面装着パッケージである。アプリケーションに
よっては他のパッケージ密度が本発明の範囲内で望まし
いものとなりうる。
【００５０】図２において、各ラインに接続された矩形
のパッドはチップについての入力および出力コンタクト
ポイントすなわちノードを示している。データ入力信号
ＤＲ−ＩＮおよびレシーバ出力信号ＲＣＶ−ＯＵＴはこ
の実施例では標準的なトランジスタ・トランジスタロジ
ック（ＴＴＬ）レベルである。クロック信号／Ｃ１，／
Ｃ２、ドライバ出力イネーブル信号ＤＯＥおよびレシー
バ出力イネーブル信号ＲＯＥはこの実施例では正のエミ
ック結合ロジック（ＰＥＣＬ）レベルである。これらの
電圧レベルは論理“０”について約３．２ボルト、論理
“１”が４．１ボルトである。アプリケーションによっ
てはすべての入力と出力について他のレベルを用いるこ
とができる。上記信号とそれらのサービスする機能の関
係を次に述べる。
のパッドはチップについての入力および出力コンタクト
ポイントすなわちノードを示している。データ入力信号
ＤＲ−ＩＮおよびレシーバ出力信号ＲＣＶ−ＯＵＴはこ
の実施例では標準的なトランジスタ・トランジスタロジ
ック（ＴＴＬ）レベルである。クロック信号／Ｃ１，／
Ｃ２、ドライバ出力イネーブル信号ＤＯＥおよびレシー
バ出力イネーブル信号ＲＯＥはこの実施例では正のエミ
ック結合ロジック（ＰＥＣＬ）レベルである。これらの
電圧レベルは論理“０”について約３．２ボルト、論理
“１”が４．１ボルトである。アプリケーションによっ
てはすべての入力と出力について他のレベルを用いるこ
とができる。上記信号とそれらのサービスする機能の関
係を次に述べる。
【００５１】前述したように、各トランシーバはドライ
バセクションとレシーバセクションを含む。レシーバセ
クションはバス／ＢＵＳＱおよびＢＵＳＱ側に接続され
る入力端を有するレシーバ（ＲＣＶ）１６を含む。レシ
ーバ１６の出力端はラッチＬ３とＬ４からなるラッチ装
置１８に接続される。ラッチ装置１８はレシーバ１６か
らのデータを信号変換回路ＣＶ２へとパイプライン化す
る。信号ＲＯＥにより活性化されると、信号変換回路Ｃ
Ｖ２は差動ＥＣＵ入力信号をラインＲＣＶ−ＯＵＴ上の
非平衡終端ＴＴＵ出力信号に変換しレベルシフトする。
信号変換回路ＣＶ２は市販のものでよく、平衡終端信号
を非平衡終端信号に変換する。例えば、適正なモジュー
ルはモトローラＭＣＩＯＨ３５０の１ビットである。
バセクションとレシーバセクションを含む。レシーバセ
クションはバス／ＢＵＳＱおよびＢＵＳＱ側に接続され
る入力端を有するレシーバ（ＲＣＶ）１６を含む。レシ
ーバ１６の出力端はラッチＬ３とＬ４からなるラッチ装
置１８に接続される。ラッチ装置１８はレシーバ１６か
らのデータを信号変換回路ＣＶ２へとパイプライン化す
る。信号ＲＯＥにより活性化されると、信号変換回路Ｃ
Ｖ２は差動ＥＣＵ入力信号をラインＲＣＶ−ＯＵＴ上の
非平衡終端ＴＴＵ出力信号に変換しレベルシフトする。
信号変換回路ＣＶ２は市販のものでよく、平衡終端信号
を非平衡終端信号に変換する。例えば、適正なモジュー
ルはモトローラＭＣＩＯＨ３５０の１ビットである。
【００５２】同様に、レシーバ１６はナショナルセミコ
ンダクタＬＭ３６０と機能において同様の差動入力・差
動出力電圧コンパレータである。
ンダクタＬＭ３６０と機能において同様の差動入力・差
動出力電圧コンパレータである。
【００５３】図２において、ドライブデータはトランジ
スタ・トランジスタロジック（ＴＴＬ）信号レベルを用
いてＤＲ−ＩＮラインでチップに与えられる。このデー
タは信号変換回路ＣＶ１により差動データに変換されて
ラッチＬ１に与えられる。／Ｃ１Ｄ１ラインの信号の立
下りエッジがこのデータをラッチＬ１の入力へとクロッ
クする。Ｃ２Ｄ１ラインの信号の立下りエッジはこのデ
ータをラッチＬ２の入力にクロックし、これがそのデー
タをドライバ２０の入力端に与える。ドライバ２０（詳
細は後述）は差動バス（／ＢＵＳＱおよびＢＵＳＱ）に
適正なインターフェースを与えるカスタムデザインされ
た回路である。
スタ・トランジスタロジック（ＴＴＬ）信号レベルを用
いてＤＲ−ＩＮラインでチップに与えられる。このデー
タは信号変換回路ＣＶ１により差動データに変換されて
ラッチＬ１に与えられる。／Ｃ１Ｄ１ラインの信号の立
下りエッジがこのデータをラッチＬ１の入力へとクロッ
クする。Ｃ２Ｄ１ラインの信号の立下りエッジはこのデ
ータをラッチＬ２の入力にクロックし、これがそのデー
タをドライバ２０の入力端に与える。ドライバ２０（詳
細は後述）は差動バス（／ＢＵＳＱおよびＢＵＳＱ）に
適正なインターフェースを与えるカスタムデザインされ
た回路である。
【００５４】バスからの受信信号のパスは同様である。
レシーバ１６はバスに信号のないときその出力を既知の
状態としておくために少量の入力オフセット電力が加え
られた差動コンパレータである。受信された出力信号は
ラッチＬ４の入力端に加えられる。このラッチはライン
／Ｃ１Ｒ１の信号の立下りエッジで受信データがラッチ
Ｌ３の入力端に与えられるように／Ｃ１クロックでクロ
ックされる。同様に、／Ｃ２Ｒ１信号の立下りエッジで
変換回路ＣＶ２の入力端にデータがクロックされる。変
換回路ＣＶ２はエミッタ結合ロジック（ＥＣＬ）差動信
号をピンＲＣＶ−ＯＵＴ上のＴＴＬ非平衡終端出力へと
変換する。ここで使用される回路アーキテクチャはチッ
プ上でできる限りデータを差動（ＥＣＬ）形に維持す
る。この技術は最高速度、最少電力をもたらし、他の回
路（オンチップおよびオフチップの両方）へのノイズ輻
射を最少にする。この手段はまたチップ上のすべてのド
ライバおよび（または）レシーバを同時に動作禁止とす
る。レシーバはラインＲＯＥＩ上の信号によりディスエ
ーブルとされる。このディスエーブルにより、アップレ
ベルもダウンレベルも活性（高インピーダンス）となら
ないように変換回路ＣＶ２の出力段をオフにする。ドラ
イバもまた同様にＤＯＥ信号ラインによりオフとされ
る。ＰＧＭＡ制御回路１５（図８参照）はカスタム回路
（詳細は後述）であり、これはチップ上の全部で５個の
ドライバについてのコントローラ基準電流をセットす
る。ＤＯＥ信号ラインは基準電流をオフ（またはオン）
とするために制御回路１５への入力として用いられる。
このようにこれらのドライバはＤＯＥラインが不活性と
なると同時にディスエーブルとされる。この実施例では
ＤＯＥラインの不活性状態はＥＣＬのダウンレベルであ
る。オンチップ遅延を最小とするために、２個のクロッ
ク信号／Ｃ１と／Ｃ２およびイネーブル信号ＲＯＥとＤ
ＯＥがチップ上の差信号として用いられる。
レシーバ１６はバスに信号のないときその出力を既知の
状態としておくために少量の入力オフセット電力が加え
られた差動コンパレータである。受信された出力信号は
ラッチＬ４の入力端に加えられる。このラッチはライン
／Ｃ１Ｒ１の信号の立下りエッジで受信データがラッチ
Ｌ３の入力端に与えられるように／Ｃ１クロックでクロ
ックされる。同様に、／Ｃ２Ｒ１信号の立下りエッジで
変換回路ＣＶ２の入力端にデータがクロックされる。変
換回路ＣＶ２はエミッタ結合ロジック（ＥＣＬ）差動信
号をピンＲＣＶ−ＯＵＴ上のＴＴＬ非平衡終端出力へと
変換する。ここで使用される回路アーキテクチャはチッ
プ上でできる限りデータを差動（ＥＣＬ）形に維持す
る。この技術は最高速度、最少電力をもたらし、他の回
路（オンチップおよびオフチップの両方）へのノイズ輻
射を最少にする。この手段はまたチップ上のすべてのド
ライバおよび（または）レシーバを同時に動作禁止とす
る。レシーバはラインＲＯＥＩ上の信号によりディスエ
ーブルとされる。このディスエーブルにより、アップレ
ベルもダウンレベルも活性（高インピーダンス）となら
ないように変換回路ＣＶ２の出力段をオフにする。ドラ
イバもまた同様にＤＯＥ信号ラインによりオフとされ
る。ＰＧＭＡ制御回路１５（図８参照）はカスタム回路
（詳細は後述）であり、これはチップ上の全部で５個の
ドライバについてのコントローラ基準電流をセットす
る。ＤＯＥ信号ラインは基準電流をオフ（またはオン）
とするために制御回路１５への入力として用いられる。
このようにこれらのドライバはＤＯＥラインが不活性と
なると同時にディスエーブルとされる。この実施例では
ＤＯＥラインの不活性状態はＥＣＬのダウンレベルであ
る。オンチップ遅延を最小とするために、２個のクロッ
ク信号／Ｃ１と／Ｃ２およびイネーブル信号ＲＯＥとＤ
ＯＥがチップ上の差信号として用いられる。
【００５５】図８はＰＧＭＡ制御回路１５とドライバ２
０との関係を示す機能図である。ドライバ２０は電流源
２４′を含む。電流源２４′は個々に活性化しうるスイ
ッチＳＷ２６′およびＳＷ２８′により差動バス／ＢＵ
ＳＱおよびＢＵＳＱに接続される。出力イネーブル信号
ライン（ＤＯＥ）上の信号によりイネーブルとされる
と、ＰＧＭＡ制御回路１５は、これらスイッチの内の１
個を介して電流源２４′に接続されるバスの側からシン
クされる一定量の電流ＩＳＲＣをセットする。それ故、
この擬似差動スイッチおよび制御回路を用いることによ
り、バスの他の側を乱すことなく、その一方の側からの
み電流をシンクする。
０との関係を示す機能図である。ドライバ２０は電流源
２４′を含む。電流源２４′は個々に活性化しうるスイ
ッチＳＷ２６′およびＳＷ２８′により差動バス／ＢＵ
ＳＱおよびＢＵＳＱに接続される。出力イネーブル信号
ライン（ＤＯＥ）上の信号によりイネーブルとされる
と、ＰＧＭＡ制御回路１５は、これらスイッチの内の１
個を介して電流源２４′に接続されるバスの側からシン
クされる一定量の電流ＩＳＲＣをセットする。それ故、
この擬似差動スイッチおよび制御回路を用いることによ
り、バスの他の側を乱すことなく、その一方の側からの
み電流をシンクする。
【００５６】図６はドライバ２０の詳細を示すものであ
る。図６および図８の同様の要素は同一の記号または数
字で示してある。この回路は夫々差動スイッチ２６′お
よび２８′によりバスＢＵＳＱ，／ＢＵＳＱに相互接続
される電流源２４′を含む。差動スイッチ２６′は抵抗
ＲＩＡ，トランジスタＱ３，抵抗ＲＢ１およびＲ１によ
り入力差動信号のＩＮ側および電源ＶCCD およびＶEED
に接続される。トランジスタＱ３のエミッタはトランジ
スタＱ４により電圧ノードＶ２０（詳細は後述）および
電源ＶEED に接続される。同様に、差動スイッチ２８′
は抵抗Ｒ４Ａ，トランジスタＱ８，抵抗ＲＢ２およびＲ
４により差動入力信号のＩＮＮ側および電源ＶCCD とＶ
EED に接続される。トランジスタＱ８のエミッタはトラ
ンジスタＱ９と抵抗Ｒ３により電圧ノードＶ２０および
電源ＶEED に接続される。
る。図６および図８の同様の要素は同一の記号または数
字で示してある。この回路は夫々差動スイッチ２６′お
よび２８′によりバスＢＵＳＱ，／ＢＵＳＱに相互接続
される電流源２４′を含む。差動スイッチ２６′は抵抗
ＲＩＡ，トランジスタＱ３，抵抗ＲＢ１およびＲ１によ
り入力差動信号のＩＮ側および電源ＶCCD およびＶEED
に接続される。トランジスタＱ３のエミッタはトランジ
スタＱ４により電圧ノードＶ２０（詳細は後述）および
電源ＶEED に接続される。同様に、差動スイッチ２８′
は抵抗Ｒ４Ａ，トランジスタＱ８，抵抗ＲＢ２およびＲ
４により差動入力信号のＩＮＮ側および電源ＶCCD とＶ
EED に接続される。トランジスタＱ８のエミッタはトラ
ンジスタＱ９と抵抗Ｒ３により電圧ノードＶ２０および
電源ＶEED に接続される。
【００５７】図６において、差動スイッチ２６′，２
８′は差動トランジスタ対Ｑ５，Ｑ５Ａ，Ｑ６，Ｑ６Ａ
を含む。これらのトランジスタのコレクタはバス（ＢＵ
ＳＱ，／ＢＵＳＱ）に直接に接続される。基準電圧（Ｖ
ＩＰＧＭ）はＰＧＭＡ制御回路１５（詳細は後述）によ
り、ドライバがＤＯＥライン（図２）を介して作動され
るべきときに与えられる。一定量の電流ＩＳＲＣはこの
とき夫々トランジスタＱ７，Ｑ７Ａのコレクタにつくら
れる。この実施例では電流ＩＳＲＣは夫々トランジスタ
Ｑ７，Ｑ７Ａのコレクタ電圧を流れる約１６mAの電流で
ある。他の電流比を本発明の範囲内で電流源２４′から
引き出すこともできる。ドライバ出力電流は回路入力
（ＩＮおよびＩＮＮ）に差として生じる入力データによ
りバスＢＵＳＱまたは／ＢＵＳＱのノードに切換えられ
る。抵抗Ｒ１，Ｒ１Ａ，Ｒ４，Ｒ４Ａで構成される抵抗
ストリングが夫々トランジスタＱ３，Ｑ８のベースに生
じる入力信号についてのレベルシフトを与える。トラン
ジスタＱ３，Ｑ８はこの入力信号をバッファし、それら
をトランジスタＱ５，Ｑ６のベースに夫々与える。この
差動入力電圧（ＩＮ，ＩＮＮ）はこのとき電流スイッチ
ング装置として機能するトランジスタＱ５Ａ，Ｑ６Ａに
も与えられる。ショットキダイオードＤ１およびＤ２は
最大の信号スウィングを制限し、バスに結合されるノイ
ズをいく分減衰させるために２つのバスにまたがり接続
されている。抵抗ＲＢ１，ＲＢ２，ＲＳはスイッチング
中の高周波補償を行う。抵抗ＲＳはこのスイッチングに
おける過渡期間中の高周波補償を行う。トランジスタＱ
４，Ｑ９および抵抗Ｒ２，Ｒ３はバッファ装置としての
トランジスタＱ３およびＱ８用の小さいバイアス電流を
与える。このバイアス電流はノードＶ２０の電圧からと
り出される。
８′は差動トランジスタ対Ｑ５，Ｑ５Ａ，Ｑ６，Ｑ６Ａ
を含む。これらのトランジスタのコレクタはバス（ＢＵ
ＳＱ，／ＢＵＳＱ）に直接に接続される。基準電圧（Ｖ
ＩＰＧＭ）はＰＧＭＡ制御回路１５（詳細は後述）によ
り、ドライバがＤＯＥライン（図２）を介して作動され
るべきときに与えられる。一定量の電流ＩＳＲＣはこの
とき夫々トランジスタＱ７，Ｑ７Ａのコレクタにつくら
れる。この実施例では電流ＩＳＲＣは夫々トランジスタ
Ｑ７，Ｑ７Ａのコレクタ電圧を流れる約１６mAの電流で
ある。他の電流比を本発明の範囲内で電流源２４′から
引き出すこともできる。ドライバ出力電流は回路入力
（ＩＮおよびＩＮＮ）に差として生じる入力データによ
りバスＢＵＳＱまたは／ＢＵＳＱのノードに切換えられ
る。抵抗Ｒ１，Ｒ１Ａ，Ｒ４，Ｒ４Ａで構成される抵抗
ストリングが夫々トランジスタＱ３，Ｑ８のベースに生
じる入力信号についてのレベルシフトを与える。トラン
ジスタＱ３，Ｑ８はこの入力信号をバッファし、それら
をトランジスタＱ５，Ｑ６のベースに夫々与える。この
差動入力電圧（ＩＮ，ＩＮＮ）はこのとき電流スイッチ
ング装置として機能するトランジスタＱ５Ａ，Ｑ６Ａに
も与えられる。ショットキダイオードＤ１およびＤ２は
最大の信号スウィングを制限し、バスに結合されるノイ
ズをいく分減衰させるために２つのバスにまたがり接続
されている。抵抗ＲＢ１，ＲＢ２，ＲＳはスイッチング
中の高周波補償を行う。抵抗ＲＳはこのスイッチングに
おける過渡期間中の高周波補償を行う。トランジスタＱ
４，Ｑ９および抵抗Ｒ２，Ｒ３はバッファ装置としての
トランジスタＱ３およびＱ８用の小さいバイアス電流を
与える。このバイアス電流はノードＶ２０の電圧からと
り出される。
【００５８】好適にはノードＶ２０はオンチップバンド
ギャップ基準回路により供給される基準電圧である。こ
の回路はナショナルセミコンダクタ社のＬＮ１１３およ
びＬＮ１８５の基準ダイオード装置と同様に機能する。
ギャップ基準回路により供給される基準電圧である。こ
の回路はナショナルセミコンダクタ社のＬＮ１１３およ
びＬＮ１８５の基準ダイオード装置と同様に機能する。
【００５９】図７はＰＧＭＡ制御回路１５の詳細を示す
ものである。ＰＧＭＡ制御回路１５の機能はチップ上の
すべて（５個）のドライバについてのコントローラ基準
電流をセットすることである。ＰＧＭＡ制御回路１５は
基準電流を発生する基準電流発生器３０（Ｑ３′，Ｖ２
０，Ｒ１４）を含む。この基準電流発生器３０は電流利
得回路３２により、要素Ｑ２′，Ｒ９，Ｑ８，Ｒ１０で
形成される電流ミラーに接続される。この電流ミラーは
電流利得回路３４により基準に接続されたトランジスタ
Ｑ５′のコレクタ電極に接続される。トランジスタＱ
５′のベースはこれらドライバに基準電流をセットする
信号ラインＶＩＰＧＭに接続される。基準装置用トラン
ジスタＱ５′のエミッタ電極は要素Ｑ７′，Ｑ９′，Ｑ
１０′，Ｄ１１，Ｒ１′，Ｒ７′で形成される高速ター
オンオン、ターンオフ回路を通じて接続される。
ものである。ＰＧＭＡ制御回路１５の機能はチップ上の
すべて（５個）のドライバについてのコントローラ基準
電流をセットすることである。ＰＧＭＡ制御回路１５は
基準電流を発生する基準電流発生器３０（Ｑ３′，Ｖ２
０，Ｒ１４）を含む。この基準電流発生器３０は電流利
得回路３２により、要素Ｑ２′，Ｒ９，Ｑ８，Ｒ１０で
形成される電流ミラーに接続される。この電流ミラーは
電流利得回路３４により基準に接続されたトランジスタ
Ｑ５′のコレクタ電極に接続される。トランジスタＱ
５′のベースはこれらドライバに基準電流をセットする
信号ラインＶＩＰＧＭに接続される。基準装置用トラン
ジスタＱ５′のエミッタ電極は要素Ｑ７′，Ｑ９′，Ｑ
１０′，Ｄ１１，Ｒ１′，Ｒ７′で形成される高速ター
オンオン、ターンオフ回路を通じて接続される。
【００６０】更に図７を参照して動作を述べると、図７
の回路要素は図６の回路要素と密に整合する。この整合
により、正確な量の電流が差動バスのいずれかの側から
与えられる。この実施例ではノードＶ２０のバンドギャ
ップ電圧の基準電流である。トランジスタＱ２′，Ｑ
８′および抵抗Ｒ９，Ｒ１０は利得２の電流ミラーを与
える。これは約２mAがトランジスタＱ８′のコレクタに
生じることを意味する。要素Ｑ１′，Ｑ４′，Ｒ８，Ｒ
１２，Ｒ３，Ｒ１１はＰＮＰ電流ミラー回路（Ｑ２′，
Ｑ８′）についての付加的な電流利得を与えるために用
いられる。回路３２と３４はラチラルＰＮＰトランジス
タＱ２′とＱ８′の比較的低いベータ（β）を補償する
ために用いられる。トランジスタＱ８のコレクタ電極に
与えられるこの２mAという電流は基準に接続されたトラ
ンジスタＱ５′に与えられる。正確な電圧降下がトラン
ジスタＱ５′のエミッタを電圧源ＶEED に相互接続する
抵抗Ｒ４にまたがりセットされる。それ故、トランジス
タＱ５のベース（ノードＶＩＰＧＭ）はトランシーバモ
ジュール内の５個のドライバの夫々に電流基準をつくる
ために用いられる基準ノードとなる。
の回路要素は図６の回路要素と密に整合する。この整合
により、正確な量の電流が差動バスのいずれかの側から
与えられる。この実施例ではノードＶ２０のバンドギャ
ップ電圧の基準電流である。トランジスタＱ２′，Ｑ
８′および抵抗Ｒ９，Ｒ１０は利得２の電流ミラーを与
える。これは約２mAがトランジスタＱ８′のコレクタに
生じることを意味する。要素Ｑ１′，Ｑ４′，Ｒ８，Ｒ
１２，Ｒ３，Ｒ１１はＰＮＰ電流ミラー回路（Ｑ２′，
Ｑ８′）についての付加的な電流利得を与えるために用
いられる。回路３２と３４はラチラルＰＮＰトランジス
タＱ２′とＱ８′の比較的低いベータ（β）を補償する
ために用いられる。トランジスタＱ８のコレクタ電極に
与えられるこの２mAという電流は基準に接続されたトラ
ンジスタＱ５′に与えられる。正確な電圧降下がトラン
ジスタＱ５′のエミッタを電圧源ＶEED に相互接続する
抵抗Ｒ４にまたがりセットされる。それ故、トランジス
タＱ５のベース（ノードＶＩＰＧＭ）はトランシーバモ
ジュール内の５個のドライバの夫々に電流基準をつくる
ために用いられる基準ノードとなる。
【００６１】前述したように、図７の要素は上記回路の
所望の動作を促進するために図６の要素と密に整合す
る。このため、抵抗Ｒ４は、比（１６０Ω／４０Ω）が
トランジスタＱ７とＱ７Ａ（図６）のエミッタの電流を
４倍にするように夫々のドライバ内の抵抗Ｒ２ＡとＲ２
Ｂ（図６）に整合される。更に、トランジスタＱ７とＱ
７Ａ（図６）の比も電流源の精度を改善するためにトラ
ンジスタＱ５（図６）に対し４倍となるようにされる。
それ故、差動ドライブ回路（Ｑ５，Ｑ５Ａ，Ｑ６，Ｑ６
Ａ）のエミッタへの合計電流は１６mAである。前述のよ
うに、これらの値は一例にすぎず、本発明の範囲を限定
するものではない。
所望の動作を促進するために図６の要素と密に整合す
る。このため、抵抗Ｒ４は、比（１６０Ω／４０Ω）が
トランジスタＱ７とＱ７Ａ（図６）のエミッタの電流を
４倍にするように夫々のドライバ内の抵抗Ｒ２ＡとＲ２
Ｂ（図６）に整合される。更に、トランジスタＱ７とＱ
７Ａ（図６）の比も電流源の精度を改善するためにトラ
ンジスタＱ５（図６）に対し４倍となるようにされる。
それ故、差動ドライブ回路（Ｑ５，Ｑ５Ａ，Ｑ６，Ｑ６
Ａ）のエミッタへの合計電流は１６mAである。前述のよ
うに、これらの値は一例にすぎず、本発明の範囲を限定
するものではない。
【００６２】更に図７において、トランジスタＱ６は単
一の基準回路上の複数のドライバのローディング効果を
最小とするためのバッファトランジスタ（電流利得）と
して用いられる。抵抗Ｒ６とＲ１３はコンデンサＣ１と
共にこの基準回路の周波数補償を行う。ＤＯＥ信号（図
２）は変換回路ＦＩＯＩＶ（図２）により差動信号ＶＥ
ＮとＶＥＮ１（図１）に変換される。これら差動信号Ｖ
ＥＮおよびＶＥＮ１は抵抗Ｒ１′とＲ７′に加えられ
る。その結果、トランジスタＱ９′とＱ１０′にはほゞ
等しい電流がセットされる。トランジスタＱ１０′はダ
イオード接続であるから、トランジスタＱ９のコレクタ
の電圧はショットキダイオードＤ１１のアノードでつく
られる基準点より１ダイオード分の降下のところにとど
まる傾向にある。これは、トランジスタＱ７′のベース
がトランジスタＱ７を非常に高速でオンまたはオフする
のに必要な電圧範囲内で高速で上昇または下降（すなわ
ちターンオンまたはターンオフ）されることを意味す
る。トランジスタＱ７がＶＥＮの降下とそれと同時のＶ
ＥＮ１の上昇によりオンになると、トランジスタＱ７は
電流ミラーによりセットされた基準電流を要素Ｑ７とＤ
１１へと分流させる。この作用により要素Ｑ５とＲ４で
形成される基準回路から電流を除き、これにより基準ノ
ードＶＩＰＧＭの電圧が降下する。そのため、チップ上
の５個のドライバのすべてがオフとなる。コンデンサＣ
２はトランジスタＱ７のコレクタノードの放電を促して
この回路の動作を効果的に高速とするために用いられ
る。抵抗Ｒ５はノードＶＩＰＧＭがディスエーブル状態
となるときにその放電を更に促進するブリーダ抵抗とし
て用いられる。
一の基準回路上の複数のドライバのローディング効果を
最小とするためのバッファトランジスタ（電流利得）と
して用いられる。抵抗Ｒ６とＲ１３はコンデンサＣ１と
共にこの基準回路の周波数補償を行う。ＤＯＥ信号（図
２）は変換回路ＦＩＯＩＶ（図２）により差動信号ＶＥ
ＮとＶＥＮ１（図１）に変換される。これら差動信号Ｖ
ＥＮおよびＶＥＮ１は抵抗Ｒ１′とＲ７′に加えられ
る。その結果、トランジスタＱ９′とＱ１０′にはほゞ
等しい電流がセットされる。トランジスタＱ１０′はダ
イオード接続であるから、トランジスタＱ９のコレクタ
の電圧はショットキダイオードＤ１１のアノードでつく
られる基準点より１ダイオード分の降下のところにとど
まる傾向にある。これは、トランジスタＱ７′のベース
がトランジスタＱ７を非常に高速でオンまたはオフする
のに必要な電圧範囲内で高速で上昇または下降（すなわ
ちターンオンまたはターンオフ）されることを意味す
る。トランジスタＱ７がＶＥＮの降下とそれと同時のＶ
ＥＮ１の上昇によりオンになると、トランジスタＱ７は
電流ミラーによりセットされた基準電流を要素Ｑ７とＤ
１１へと分流させる。この作用により要素Ｑ５とＲ４で
形成される基準回路から電流を除き、これにより基準ノ
ードＶＩＰＧＭの電圧が降下する。そのため、チップ上
の５個のドライバのすべてがオフとなる。コンデンサＣ
２はトランジスタＱ７のコレクタノードの放電を促して
この回路の動作を効果的に高速とするために用いられ
る。抵抗Ｒ５はノードＶＩＰＧＭがディスエーブル状態
となるときにその放電を更に促進するブリーダ抵抗とし
て用いられる。
【００６３】
【発明の効果】以上述べた装置の利点は次の通りであ
る。
る。
【００６４】１） 他の信号ラインからのノイズに対す
る最高の不感性およびＥＭＩ輻射発生ループ面積の減
少。
る最高の不感性およびＥＭＩ輻射発生ループ面積の減
少。
【００６５】２） 非平衡終端ＥＣＬについてもその必
要とする信号スイングの半分で動作する能力、および一
定のノイズマージンを与えられる受信についての重要な
量が信号レベルと基準との間の相対的な差であるために
ＥＭＩおよび結合ノイズの問題を更に軽減すること。差
動ラインについての信号スイングは第２信号ラインが基
準として作用するから非平衡終端ラインのその半分でよ
い。
要とする信号スイングの半分で動作する能力、および一
定のノイズマージンを与えられる受信についての重要な
量が信号レベルと基準との間の相対的な差であるために
ＥＭＩおよび結合ノイズの問題を更に軽減すること。差
動ラインについての信号スイングは第２信号ラインが基
準として作用するから非平衡終端ラインのその半分でよ
い。
【００６６】３） 従来の電圧コンパレータをレシーバ
としてカード電源電圧の変動には影響されない最適のノ
イズマージンをもって使用することができる（基準電圧
が不要のため）。
としてカード電源電圧の変動には影響されない最適のノ
イズマージンをもって使用することができる（基準電圧
が不要のため）。
【００６７】４） この回路はバスに単一のトランジス
タのコレクタのみを与えるから、テストされる回路の最
低の装置容量を与える。合理的に小さい電流ドライブレ
ベル（この場合１６mA）を使用することにより、小型の
装置を用いることが可能となり、基体容量に対するコレ
クタの値は低くなる。これによりスタブ容量は低くな
り、付加的なカードローディングによるバスインピーダ
ンスの変動を最少にする。
タのコレクタのみを与えるから、テストされる回路の最
低の装置容量を与える。合理的に小さい電流ドライブレ
ベル（この場合１６mA）を使用することにより、小型の
装置を用いることが可能となり、基体容量に対するコレ
クタの値は低くなる。これによりスタブ容量は低くな
り、付加的なカードローディングによるバスインピーダ
ンスの変動を最少にする。
【００６８】５） 電流モード出力が高出力インピーダ
ンスを与える。これは電圧ドライブ回路構成に対し次の
二つの利点を有する。
ンスを与える。これは電圧ドライブ回路構成に対し次の
二つの利点を有する。
【００６９】ａ） バス上を進行する信号は、バスにと
って非常な低インピーダンスとなる電圧モードドライバ
の場合のようにドライブ回路におけるインピーダンス不
整合を反映しない。
って非常な低インピーダンスとなる電圧モードドライバ
の場合のようにドライブ回路におけるインピーダンス不
整合を反映しない。
【００７０】ｂ） 電流モードドライバは、ドライブ回
路がイネーブルとされたときにのみ電流がシンクされあ
るいは供給されるから本質的にホットプラグ可能であ
る。
路がイネーブルとされたときにのみ電流がシンクされあ
るいは供給されるから本質的にホットプラグ可能であ
る。
【００７１】６） 信号伝送中の電源および接地電流が
一定であり、ドライバのイネーブル化およびディスエー
ブル化中を除き、同時スイッチングノイズが除去され
る。この特徴はシステムノイズとＥＭＩの両方を著しく
減少させる。
一定であり、ドライバのイネーブル化およびディスエー
ブル化中を除き、同時スイッチングノイズが除去され
る。この特徴はシステムノイズとＥＭＩの両方を著しく
減少させる。
【００７２】７） イネーブルとされるときの一定の終
端電流。これは終端抵抗がバックプレーンの端部スロッ
トにプラグ可能な別々のカードに配置されるが交換（制
御）カード上のＤＣ−ＤＣ変換器で給電されるから重要
である。それ故、終端インピーダンスについてのデータ
に大きく依存する過渡電流要件は重大なノイズ問題をそ
のままとするものと期待される。
端電流。これは終端抵抗がバックプレーンの端部スロッ
トにプラグ可能な別々のカードに配置されるが交換（制
御）カード上のＤＣ−ＤＣ変換器で給電されるから重要
である。それ故、終端インピーダンスについてのデータ
に大きく依存する過渡電流要件は重大なノイズ問題をそ
のままとするものと期待される。
【００７３】８） 一つのチップに５ビットをパッケー
ジ化することによりパッケージで密度の最大化と、バス
とトランシーバ間のスタブ長の最小化の間の最適の妥協
を与える。
ジ化することによりパッケージで密度の最大化と、バス
とトランシーバ間のスタブ長の最小化の間の最適の妥協
を与える。
【００７４】９） 別々のドライバおよびレシーバのイ
ネーブル入力は診断目的についての「ラップアラウン
ド」動作を可能にする。
ネーブル入力は診断目的についての「ラップアラウン
ド」動作を可能にする。
【００７５】１０） バスの本来のカード障害保護（オ
ンカード電源または部品が故障しても、そのバスは機能
することが出来る）。
ンカード電源または部品が故障しても、そのバスは機能
することが出来る）。
【００７６】かくして、本発明によれば、従来のバスシ
ステムよりも高効率でハイパフォーマンスのバスシステ
ムを提供することができる。
ステムよりも高効率でハイパフォーマンスのバスシステ
ムを提供することができる。
【図１】本発明による低インピーダンスマルチドロップ
バスの概略図。
バスの概略図。
【図２】本発明によるトランシーバのブロック図。
【図３】本発明によるトランシーバモジュールの第１部
分のブロック図。
分のブロック図。
【図４】本発明によるトランシーバモジュールの第２部
分のブロック図。
分のブロック図。
【図５】図３及び図４の相互接続関係を示す図。
【図６】ドライバの内部構成を示す回路図。
【図７】このドライバを動作可能にする回路の回路図。
【図８】ドライバとコントローラの関係を示す機能図。
ＢＵＳＱ，／ＢＵＳＱ バス Ｚ１，Ｚ２ 終端インピーダンス １０，１２，１４，Ｎ コネクタ １４ 基準電流発生器 １０′，１２′，１４′，Ｎ′ トランシーバ １５ ＰＧＭＡ制御回路 １６ レシーバ １８ ラッチ回路 ２０ ドライバ ２２ ラッチ回路 ２４′ 電流源 ２６′，２８′ スイッチ ３２ 制御論理ブロック ３４ 電流利得回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド、ジョセフ、ダコスタ アメリカ合衆国ノースカロライナ州、ロー リー、コロニー、コート、7704 (72)発明者 ジョセフ、カーチス、ディーペンブロック アメリカ合衆国ノースカロライナ州、ロー リー、スタッグウッド、ドライブ、4121 (72)発明者 フィリップ、ラッセル、エプリー アメリカ合衆国ノースカロライナ州、ロー リー、メドフィールド、ロード、1714
Claims (9)
- 【請求項１】擬似差動バス、 この差動バスに接続された少なくとも１個のコネクタ、
及び上記コネクタに接続され、上記差動バスの一方の側
から一定量の電流を、他方の側を乱すことなくシンクす
る差動ドライバを含む少なくとも１個のトランシーバを
備えたハイパフォーマンスバスシステム。 - 【請求項２】前記トランシーバは前記擬似差動バスから
データ信号を受けるための回路手段を含んでいる請求項
１のシステム。 - 【請求項３】マルチドロップ擬似差動バスと共に使用さ
れる改良されたトランシーバであって、 データビットを表わす非平衡終端（ＴＴＬ）信号を受
け、上記信号のレベルをシフトして差動（ＥＣＬ）信号
に変換するための第１回路手段、 上記差動信号とクロック信号に応答してデータビットを
パイプライン化する第２ラッチ回路手段、 上記ビットを受け、制御信号に応答して上記擬似差動バ
ス上に出力すべき出力信号を活性化したり不活性化した
りする差動ドライバ、 イネーブル非平衡信号（ＤＯＥ）を受けてそれをイネー
ブル差動信号に変換する第３回路手段、及び上記イネー
ブル差動信号を受けて一定量の電流が上記擬似差動バス
から吸収されるようにする上記制御信号を発生する第４
回路手段を備えたトランシーバ。 - 【請求項４】前記差動ドライバの出力端に差動入力端を
結合するための受信回路手段、 一群のクロック信号に応答して上記受信回路手段からの
データをパイプライン化するための第５回路手段、及び
上記第５回路手段からの差動データ信号を受けてそれを
非平衡終端ＴＴＬレベル信号に変換するための第６回路
手段を更に備えた請求項３のトランシーバ。 - 【請求項５】前記第２および第６回路手段は一対の直列
接続された極性ホールドラッチ、及びデータを上記極性
ホールドラッチの選ばれた一方へとゲートするための一
対の非重畳クロック信号を含んでいる請求項４のトラン
シーバ。 - 【請求項６】擬似差動マルチドロップバスとこのバスに
接続されたトランシーバとを含むバスシステムを有する
ディジタル装置における改良されたドライバであって、 上記擬似差動マルチドロップバスに接続された差動回路
装置、 この差動回路装置に接続されて一定量の電流をシンクす
る電流源手段、及びこの電流源手段に接続された制御手
段を備え、 上記制御手段は上記ディジタル装置により与えられるイ
ネーブル信号に応じて上記擬似差動回路装置上の選ばれ
た回路に上記差動マルチドロップバスの一方の側からの
み上記一定量の電流をシンクさせ、上記バスの他方の側
を乱さないようにするものであるドライバ。 - 【請求項７】前記電流源手段は第１ＦＥＴ装置と、共通
ノードに接続されたゲート電極および前記差動回路装置
に接続されたドレン電極を有し互いに並列に接続された
オプションとしての複数のＦＥＴ装置、 上記第１ＦＥＴ装置のソース電極を基準ノードに相互接
続する第１抵抗手段、及び第２ＦＥＴ装置のソース電極
を上記基準ノードに接続する第２抵抗手段を含んでいる
請求項６のドライバ。 - 【請求項８】前記制御手段は基準電流を発生するための
第１回路手段、 上記第１回路手段に接続され、上記基準電流をミラー処
理する第２回路手段、 上記第２回路手段に接続され、上記基準電流を基準ノー
ド（ＶＩＰＧＭ）に変換する第３回路手段、及び上記第
３回路手段に接続され、イネーブル信号（ＶＥＮ、ＶＥ
Ｎ１）に応答して上記第３回路手段の高速ターンオン
（活性化）またはターンオフ（不活性化）を行わせる回
路装置を含んでいる請求項６のドライバ。 - 【請求項９】高速マルチドロップバスと、このバスに接
続されて夫々そのバスにデータを送るためのドライバセ
クション及びそのバスからデータを受けるための受信セ
クションを有する複数のトランシーバとを有するコンピ
ュータにおいて、上記ドライバセクションを制御するた
めの改良されたコントローラであって、 基準電流を発生するための第１回路手段、 上記第１回路手段に接続され、上記基準電流をミラー処
理する第２回路手段、 上記第２回路手段に接続され、上記基準電流を基準ノー
ド（ＶＩＰＧＭ）に変換するための第３回路手段、及び
この第３回路手段に接続され、イネーブル信号（ＶＥ
Ｎ，ＶＥＮ１）に応答して上記第３回路手段の高速ター
ンオン（活性化）またはターンオフ（不活性化）を行わ
せる回路装置を備えたコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US07/783,801 US5220211A (en) | 1991-10-28 | 1991-10-28 | High speed bus transceiver with fault tolerant design for hot pluggable applications |
| US783801 | 2001-02-14 |
Publications (2)
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| JPH05235964A true JPH05235964A (ja) | 1993-09-10 |
| JP2862112B2 JP2862112B2 (ja) | 1999-02-24 |
Family
ID=25130430
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (7)
| Country | Link |
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| US (1) | US5220211A (ja) |
| EP (1) | EP0540449B1 (ja) |
| JP (1) | JP2862112B2 (ja) |
| BR (1) | BR9203871A (ja) |
| CA (1) | CA2073105C (ja) |
| DE (1) | DE69232705T2 (ja) |
| ES (1) | ES2179819T3 (ja) |
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