JPH02226341A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH02226341A JPH02226341A JP1046751A JP4675189A JPH02226341A JP H02226341 A JPH02226341 A JP H02226341A JP 1046751 A JP1046751 A JP 1046751A JP 4675189 A JP4675189 A JP 4675189A JP H02226341 A JPH02226341 A JP H02226341A
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- JP
- Japan
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- instruction
- cycle
- ram
- signal processing
- start signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
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- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Mathematical Optimization (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Algebra (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Document Processing Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばデジタルオーディオ信号等のデジタル
信号を処理するためのデジタル信号処理〔発明の概要］ 本発明は、少なくともインストラクションＲＡＭと、デ
ータＲＡＭと、演算ブロンクを有するデジタル信号処理
装置において、プログラム実行周期の先頭を示すスター
ト信号を検出するスタート信号検出手段を設け、プログ
ラム実行周期のうちの少なくとも１命令サイクルを、プ
ログラムの命令実行ではなく、例えばマイコンからの動
作モードの設定、係数ＲＡＭやインストラクションＲＡ
Ｍの書き換え等に使用することにより、デジタル信号処
理を中断することな（、その動作中に上記書き換え等を
行うものである。
信号を処理するためのデジタル信号処理〔発明の概要］ 本発明は、少なくともインストラクションＲＡＭと、デ
ータＲＡＭと、演算ブロンクを有するデジタル信号処理
装置において、プログラム実行周期の先頭を示すスター
ト信号を検出するスタート信号検出手段を設け、プログ
ラム実行周期のうちの少なくとも１命令サイクルを、プ
ログラムの命令実行ではなく、例えばマイコンからの動
作モードの設定、係数ＲＡＭやインストラクションＲＡ
Ｍの書き換え等に使用することにより、デジタル信号処
理を中断することな（、その動作中に上記書き換え等を
行うものである。
近年、デジタル変換された音響信号や映像信号等のデジ
タル信号に対して、各種のデジタル信号処理、例えばデ
ジタルフィルタ、ＦＦＴ（高速フーリエ変換）、相関関
数４算等の数値計算をリアルタイムで行うことが一般的
となり、このようなリアルタイム処理用のデジタル信号
処理装置、いわゆるＤＳＰが各種提供されている。一般
にＤＳＰは、乗算や加算等の演算処理を行うための演算
ブロックと、信号処理手順となるマイクロプログラムを
書き込むためのインストラクションＲＡＭと、データを
記憶するためのデータＲＡＭと、」二記演算ブロックで
の演算に用いる係数を記憶するための係数ＲＡＭとを具
備している。
タル信号に対して、各種のデジタル信号処理、例えばデ
ジタルフィルタ、ＦＦＴ（高速フーリエ変換）、相関関
数４算等の数値計算をリアルタイムで行うことが一般的
となり、このようなリアルタイム処理用のデジタル信号
処理装置、いわゆるＤＳＰが各種提供されている。一般
にＤＳＰは、乗算や加算等の演算処理を行うための演算
ブロックと、信号処理手順となるマイクロプログラムを
書き込むためのインストラクションＲＡＭと、データを
記憶するためのデータＲＡＭと、」二記演算ブロックで
の演算に用いる係数を記憶するための係数ＲＡＭとを具
備している。
そして、上記インストラクションＲＡＭに書き込まれた
マイクロプログラム制御に応じてデータＲＡＭ及び係数
ＲＡＭからデータを読み出し、上記演算ブロックにおい
で演算を行ない、デジタル信号を処理している。
マイクロプログラム制御に応じてデータＲＡＭ及び係数
ＲＡＭからデータを読み出し、上記演算ブロックにおい
で演算を行ない、デジタル信号を処理している。
ところで、一般のＤＳＰを動作させる場合に、その動作
モードの設定のためのイニシャライズ時に数ステップの
実行サイクルをそのために割く必要があるため、デジタ
ル信号の高速処理上問題となっていた。
モードの設定のためのイニシャライズ時に数ステップの
実行サイクルをそのために割く必要があるため、デジタ
ル信号の高速処理上問題となっていた。
また、ＤＳＰ動作中には、インストラクションＲＡＭは
常に読み出されている状態なので、該インストラクショ
ンＲＡＭの書き換えには、該ＤＳＰの動作を一時的に止
めて書き換えなりればならず、このため出力データが一
時停止し、円７滑な信号処理に悪影響を及ぼすことにも
なる。
常に読み出されている状態なので、該インストラクショ
ンＲＡＭの書き換えには、該ＤＳＰの動作を一時的に止
めて書き換えなりればならず、このため出力データが一
時停止し、円７滑な信号処理に悪影響を及ぼすことにも
なる。
本発明は、このような実情に鑑みてなされたものであり
、ＤＳＰの動作を一時停止しなくとも、モート設定や、
インストラクションＲＡＭ及び係数ＲＡＭ等の書き換え
が円滑に行えるようなデジタル信号処理装置の提供を目
的とする。
、ＤＳＰの動作を一時停止しなくとも、モート設定や、
インストラクションＲＡＭ及び係数ＲＡＭ等の書き換え
が円滑に行えるようなデジタル信号処理装置の提供を目
的とする。
本発明に係るデジタル信号処理装置によれば、第１図に
示すように、インストラクションＲＡＭ３、データＲＡ
Ｍ４、演算ブロック６等を有するデジタル信号処理装置
において、プログラム実行周期の先頭を示すスターＩ・
信号を検出するスタート信号検出手段７を設け、該スタ
ート信号検出手段７からの検出信号に応じて少なくとも
上記インストラクションＲＡＭ３の内容を書き換えるた
めの書換サイクルを設けることにより、上述の課題を解
決する。
示すように、インストラクションＲＡＭ３、データＲＡ
Ｍ４、演算ブロック６等を有するデジタル信号処理装置
において、プログラム実行周期の先頭を示すスターＩ・
信号を検出するスタート信号検出手段７を設け、該スタ
ート信号検出手段７からの検出信号に応じて少なくとも
上記インストラクションＲＡＭ３の内容を書き換えるた
めの書換サイクルを設けることにより、上述の課題を解
決する。
このような構成のデジタル信号処理装置によれば、例え
ばマイコンによるモード設定、インストラクションＲＡ
、Ｍ ３や係数ＲＡＭ５の書き換え等を、プログラム実
行周期のうちの１命令サイクルを用いて行うことにより
、動作中に上記設定及び書き換えを行うことができるた
め、動作を一時的に停止させるこさなく信号処理を行え
る。
ばマイコンによるモード設定、インストラクションＲＡ
、Ｍ ３や係数ＲＡＭ５の書き換え等を、プログラム実
行周期のうちの１命令サイクルを用いて行うことにより
、動作中に上記設定及び書き換えを行うことができるた
め、動作を一時的に停止させるこさなく信号処理を行え
る。
以下、本発明に係るデジタル信号処理装置の実施例につ
いて画面を参照しながら説明する。
いて画面を参照しながら説明する。
第１図は本発明に係るデジタル信号処理装置の一実施例
となる概略的なブロック図である。
となる概略的なブロック図である。
この第１図において、デジタル信号処理装置、いわゆる
ＤＳＰは、デジタル信号処理手順となるマイクロプログ
ラム等が書き込まれるインストう／）ショアＲＡＭ３、
データを記憶するためのデータＲＡＭ４、係数を記憶す
るための係数ＲＡＭ５、加算や乗算等の演算処理を行う
演算ブロック６を少なくとも有し、さらに、プログラム
実行周期の先頭を示すスタート信号を検出するスタート
信号検出回路７と、モード設定データ、インストラクシ
ョン書換データ、係数書換データ等を記憶しておくため
のバッファ８とを具備して構成されている。
ＤＳＰは、デジタル信号処理手順となるマイクロプログ
ラム等が書き込まれるインストう／）ショアＲＡＭ３、
データを記憶するためのデータＲＡＭ４、係数を記憶す
るための係数ＲＡＭ５、加算や乗算等の演算処理を行う
演算ブロック６を少なくとも有し、さらに、プログラム
実行周期の先頭を示すスタート信号を検出するスタート
信号検出回路７と、モード設定データ、インストラクシ
ョン書換データ、係数書換データ等を記憶しておくため
のバッファ８とを具備して構成されている。
インストラクションＲＡＭ３に対してはプログラムカウ
ンタ９が設けられでおり、該プログラムカウンタ９にて
生成されたアドレスに応じてインストラクションＲＡＭ
３に書き込まれたマイクロプログラムの各命令コードが
順次読み出され、切換スイッチ１６の被選択端子ａに送
ら、れる。データＲＡＭ４に対しては、アドレスジェネ
レータ１０でアドレスが生成されてデータＲＡＭ４に送
られることにより、データアクセスが行われる。また係
数ＲＡＭ５に対しては、アドレスジェネレータ１１でア
ドレスが生成されて係数ＲＡＭ５に送られることにより
、係数データのアクセスが行われる。
ンタ９が設けられでおり、該プログラムカウンタ９にて
生成されたアドレスに応じてインストラクションＲＡＭ
３に書き込まれたマイクロプログラムの各命令コードが
順次読み出され、切換スイッチ１６の被選択端子ａに送
ら、れる。データＲＡＭ４に対しては、アドレスジェネ
レータ１０でアドレスが生成されてデータＲＡＭ４に送
られることにより、データアクセスが行われる。また係
数ＲＡＭ５に対しては、アドレスジェネレータ１１でア
ドレスが生成されて係数ＲＡＭ５に送られることにより
、係数データのアクセスが行われる。
演算ブロック６には、データＲＡＭ４、係数ＲＡＭ５等
からのデータが例えばデータバス１２を介して（あるい
はデータバス１２を介さず直接的に）供給され、これら
のデータの乗算や加算等の演算処理が施されデータレジ
スタ１４に送られる。
からのデータが例えばデータバス１２を介して（あるい
はデータバス１２を介さず直接的に）供給され、これら
のデータの乗算や加算等の演算処理が施されデータレジ
スタ１４に送られる。
データレジスタ１４からの出力は、例えばデータバス１
２に送られる。この演算ブロック６における演算は、イ
ンストラクションＲＡＭ３に書き込まれたマイクロプロ
グラムの各命令コードが切換スイッチ１６を介してデコ
ーダ１３に送られ、デコードされた制御内容に応じて制
御されるようになっている。
２に送られる。この演算ブロック６における演算は、イ
ンストラクションＲＡＭ３に書き込まれたマイクロプロ
グラムの各命令コードが切換スイッチ１６を介してデコ
ーダ１３に送られ、デコードされた制御内容に応じて制
御されるようになっている。
スタート信号検出回路７には、スタート信号入力端子１
５から、プログラム実行周期の先頭を示すスタート信号
が入力されるようになっており、スタート信号検出回路
７は、該スタート信号の入力に応じて、後に説明するバ
ッファメモリ８及び切換スイッチ１６を切換制御する。
５から、プログラム実行周期の先頭を示すスタート信号
が入力されるようになっており、スタート信号検出回路
７は、該スタート信号の入力に応じて、後に説明するバ
ッファメモリ８及び切換スイッチ１６を切換制御する。
バッファメモリ８は、例えば係数書換えデータを記憶す
るためのメモリ領域８ａ、インストラクション書換えデ
ータを記憶するだめのメモリ領域８ｂ、モード設定デー
タを記憶するためのメモリ領域８ｃを有しており、これ
らのメモリ領域８ａ〜８ｃには、いわゆるマイコン等の
ホストコンピュータからの各書換え用データやモード設
定データが入力端子１７を介して転送されるようになっ
ている。このバッファメモリ８は、スタート信号検出回
路７でのスタート信号検出動作に応じて、各メモリ領域
８ａ、８ｂ、８ｃに蓄えられていた係数書換データ、イ
ンストラクション書換データ、及びモート設定データを
、それぞれ係数ＲＡＭ５、インストラクションＲＡＭ３
、及び切換スイッチ１６の被選択端子すを介してデコー
ダ１３に送るようになっている。
るためのメモリ領域８ａ、インストラクション書換えデ
ータを記憶するだめのメモリ領域８ｂ、モード設定デー
タを記憶するためのメモリ領域８ｃを有しており、これ
らのメモリ領域８ａ〜８ｃには、いわゆるマイコン等の
ホストコンピュータからの各書換え用データやモード設
定データが入力端子１７を介して転送されるようになっ
ている。このバッファメモリ８は、スタート信号検出回
路７でのスタート信号検出動作に応じて、各メモリ領域
８ａ、８ｂ、８ｃに蓄えられていた係数書換データ、イ
ンストラクション書換データ、及びモート設定データを
、それぞれ係数ＲＡＭ５、インストラクションＲＡＭ３
、及び切換スイッチ１６の被選択端子すを介してデコー
ダ１３に送るようになっている。
次に第２図は、ＤＳＰ内のいわゆるマイクロプログラム
による命令サイクルが１゜１１＋＋１２＋・・・＋Ｉ、
、−１のｎステップ（ｎ命令サイクル）から成り、プロ
グラム実行周期がｍ命令サイクル（ｎ、ｍは共に自然数
でｎ＜ｍ）の場合の具体的なタイミングチャートを示し
ている。ここでプログラム実行周期とは、同じ信号処理
動作が繰り返し行われるときの繰り返し周期に相当し、
例えばオーディオ信号等を所定サンプリング周期Ｔｓで
サンプリングして得られたデジタル信号を信号処理する
場合には、該サンプリング周期Ｔ、（あるいはその整数
分の１）毎に同じような処理動作が行われることから、
このサンプリング周期Ｔｓ （あるいはその整数分の１
）がプログラム実行周期となる。これに対して、実際の
プログラム実行に必要とされる時間（プログラム実行所
要時間）は、マイクロプログラムの命令サイクル数で決
定され、上記プログラム実行周期以内で処理を終了して
いることが必要とされるわけである。
による命令サイクルが１゜１１＋＋１２＋・・・＋Ｉ、
、−１のｎステップ（ｎ命令サイクル）から成り、プロ
グラム実行周期がｍ命令サイクル（ｎ、ｍは共に自然数
でｎ＜ｍ）の場合の具体的なタイミングチャートを示し
ている。ここでプログラム実行周期とは、同じ信号処理
動作が繰り返し行われるときの繰り返し周期に相当し、
例えばオーディオ信号等を所定サンプリング周期Ｔｓで
サンプリングして得られたデジタル信号を信号処理する
場合には、該サンプリング周期Ｔ、（あるいはその整数
分の１）毎に同じような処理動作が行われることから、
このサンプリング周期Ｔｓ （あるいはその整数分の１
）がプログラム実行周期となる。これに対して、実際の
プログラム実行に必要とされる時間（プログラム実行所
要時間）は、マイクロプログラムの命令サイクル数で決
定され、上記プログラム実行周期以内で処理を終了して
いることが必要とされるわけである。
この第２図において、信号（ａ）は命令サイクル（イン
ストラクションサイクル、あるいはマシンサイクル）の
クロックを示し、この命令サイクルクロックの所定時刻
む。において、第２図（ｂ）ニ示すスタート信号が“Ｈ
″（ハイレベル）となっているものとする。従来におい
ては、この時刻ｔ。からプログラムの実行が開始され、
このプログラムの各ステップが上記Ｉ。＋ ＩＩ ＋
１２＋・・・＋ｌ１１−１の順に実行される。これに対
して、本発明の実施例においては、上記プログラムの最
初のステップＩｏの実行に先立ち、少なくとも１命令サ
イクル（第２図（ｃ）では１命令サイクル）の書換サイ
クルＳを設け、この書換サイクルＳにて上記バッファメ
モリ８に蓄えられていた上記モード設定データやインス
トラクション書換えデータ等をそれぞれ対応する回路部
に送って、モード変更やインストラクションの書き換え
等を行うようにしている。すなわち、上記スタート信号
検出回路７は、スタート信号の検出に応じて上記書換サ
イクルＳの間バッファメモリ８をアクセスして各種デー
タを読み出すと共に切換スイッチ１６を被選択端子す側
に切換接続制御する。この書換サイクルＳが終了した時
刻（第２区では１＋）から上記プログラムの各命令が第
２図（ｃ）に示すように、Ｉｏ、Ｌ、Ｉｚ、・・・、Ｉ
ｎ−＋ の順に時刻ｔｌ、４．まで実行される。
ストラクションサイクル、あるいはマシンサイクル）の
クロックを示し、この命令サイクルクロックの所定時刻
む。において、第２図（ｂ）ニ示すスタート信号が“Ｈ
″（ハイレベル）となっているものとする。従来におい
ては、この時刻ｔ。からプログラムの実行が開始され、
このプログラムの各ステップが上記Ｉ。＋ ＩＩ ＋
１２＋・・・＋ｌ１１−１の順に実行される。これに対
して、本発明の実施例においては、上記プログラムの最
初のステップＩｏの実行に先立ち、少なくとも１命令サ
イクル（第２図（ｃ）では１命令サイクル）の書換サイ
クルＳを設け、この書換サイクルＳにて上記バッファメ
モリ８に蓄えられていた上記モード設定データやインス
トラクション書換えデータ等をそれぞれ対応する回路部
に送って、モード変更やインストラクションの書き換え
等を行うようにしている。すなわち、上記スタート信号
検出回路７は、スタート信号の検出に応じて上記書換サ
イクルＳの間バッファメモリ８をアクセスして各種デー
タを読み出すと共に切換スイッチ１６を被選択端子す側
に切換接続制御する。この書換サイクルＳが終了した時
刻（第２区では１＋）から上記プログラムの各命令が第
２図（ｃ）に示すように、Ｉｏ、Ｌ、Ｉｚ、・・・、Ｉ
ｎ−＋ の順に時刻ｔｌ、４．まで実行される。
なお、プログラム実行周期は時刻り。〜ｔｍまでのｍ命
令サイクルである。
令サイクルである。
以上の説明から明らかなように、上記実施例のデジタル
信号処理装置によれば、プログラム実行周期の先頭を示
すスタート信号を検出し、プログラムの実行を行う前の
書換サイクルＳの間にインストラクションＲＡＭ’３の
データ書き換え等を行うことによって、ＤＳＰの動作を
一時中断することな（モード変更やデータ書き換えを行
うことができる。これは、例えばデジタルオーディオ信
号のデジタルフィルタ特性を変更する際等に、従来にお
いては音が途切れる不都合があったのに対し、本実施例
によれば、音を出し続けたままフィルタ特性切換等が実
現できるようになる。
信号処理装置によれば、プログラム実行周期の先頭を示
すスタート信号を検出し、プログラムの実行を行う前の
書換サイクルＳの間にインストラクションＲＡＭ’３の
データ書き換え等を行うことによって、ＤＳＰの動作を
一時中断することな（モード変更やデータ書き換えを行
うことができる。これは、例えばデジタルオーディオ信
号のデジタルフィルタ特性を変更する際等に、従来にお
いては音が途切れる不都合があったのに対し、本実施例
によれば、音を出し続けたままフィルタ特性切換等が実
現できるようになる。
また、プログラムによりソフトウェア的にモード変更や
データ書き換えを行う場合に比べ、プログラム実行周期
の先頭に予め設けられた書換サイクルＳにより機械的に
モード変更やデータ書き換えが行われるため、ＤＳＰ本
来の信号処理プログラムを効率良く実行できる。
データ書き換えを行う場合に比べ、プログラム実行周期
の先頭に予め設けられた書換サイクルＳにより機械的に
モード変更やデータ書き換えが行われるため、ＤＳＰ本
来の信号処理プログラムを効率良く実行できる。
なお、上記実施例では係数ＲＡＭ５が設けられているＤ
ＳＰについて説明したが、該係数ＲＡＭ５が設けられて
おらず、インストラクションＲＡＭ中に係数がプログラ
ムされているＤＳＰについても本発明の適用が可能なこ
とは勿論である。
ＳＰについて説明したが、該係数ＲＡＭ５が設けられて
おらず、インストラクションＲＡＭ中に係数がプログラ
ムされているＤＳＰについても本発明の適用が可能なこ
とは勿論である。
本発明にかかるデジタル信号処理装置は、プログラム実
行周期の先頭を示すスタート信号を検出し、プログラム
の実行を行う前の少なくとも工命令サイクルを、インス
トラクションＲＡＭ等の書き換えに当てることにより、
ＤＳＰの動作を一時中断することなくモード変更等を行
うことができるため、該ＤＳＰの出力データに悪影響を
与えることがない。
行周期の先頭を示すスタート信号を検出し、プログラム
の実行を行う前の少なくとも工命令サイクルを、インス
トラクションＲＡＭ等の書き換えに当てることにより、
ＤＳＰの動作を一時中断することなくモード変更等を行
うことができるため、該ＤＳＰの出力データに悪影響を
与えることがない。
また、プログラム実行周期の先頭に予め設けた書換サイ
クルにより機械的にモード変更やデータ書き換えを行え
るようにしたことにより、ＤＳＰのプログラム上で各種
モード設定する手間が省け、ＤＳＰ本来の信号処理プロ
グラムを効率よく実行することができる。
クルにより機械的にモード変更やデータ書き換えを行え
るようにしたことにより、ＤＳＰのプログラム上で各種
モード設定する手間が省け、ＤＳＰ本来の信号処理プロ
グラムを効率よく実行することができる。
第１図は本発明にかかるデジタル信号処理装置の一実施
例の概略的なブロック図、第２図は実施例の動作を説明
するためのタイムチャートである。 ３・・・・・・・・インストラクションＲＡＭ４・・・
・・・・・データＲＡＭ ５・・・・・・・・係数ＲＡＭ ６・・・・・・・・演算ブロック ７・・・・・・・・スタート信号検出回路８・・・・・
・・・バッファメモリ １２・・・・・・データバス １３・・・・・・デコーダ 手続補正書（自発） 平成１年４月４日
例の概略的なブロック図、第２図は実施例の動作を説明
するためのタイムチャートである。 ３・・・・・・・・インストラクションＲＡＭ４・・・
・・・・・データＲＡＭ ５・・・・・・・・係数ＲＡＭ ６・・・・・・・・演算ブロック ７・・・・・・・・スタート信号検出回路８・・・・・
・・・バッファメモリ １２・・・・・・データバス １３・・・・・・デコーダ 手続補正書（自発） 平成１年４月４日
Claims (1)
- 【特許請求の範囲】 少なくともインストラクションＲＡＭ、データＲＡＭ、
演算ブロックを有するデジタル信号処理装置において、 プログラム実行周期の先頭を示すスタート信号を検出す
るスタート信号検出手段を有し、 該スタート信号検出手段からの検出信号に応じて少なく
とも上記インストラクションＲＡＭの内容を書き換える
ための書換サイクルを設けたことを特徴とするデジタル
信号処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046751A JP3005987B2 (ja) | 1989-02-28 | 1989-02-28 | デジタル信号処理装置 |
| CA002009911A CA2009911A1 (en) | 1989-02-28 | 1990-02-13 | Digital signal processing apparatus and method |
| KR1019900002403A KR900013412A (ko) | 1989-02-28 | 1990-02-26 | 디지탈 신호 처리 장치 |
| EP19900103899 EP0385435A3 (en) | 1989-02-28 | 1990-02-28 | Digital signal processing apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046751A JP3005987B2 (ja) | 1989-02-28 | 1989-02-28 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226341A true JPH02226341A (ja) | 1990-09-07 |
| JP3005987B2 JP3005987B2 (ja) | 2000-02-07 |
Family
ID=12756034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046751A Expired - Fee Related JP3005987B2 (ja) | 1989-02-28 | 1989-02-28 | デジタル信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0385435A3 (ja) |
| JP (1) | JP3005987B2 (ja) |
| KR (1) | KR900013412A (ja) |
| CA (1) | CA2009911A1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2033624B (en) * | 1978-10-27 | 1983-02-16 | Fujitsu Ltd | Digital signal processing system |
| JPS58144272A (ja) * | 1982-02-19 | 1983-08-27 | Sony Corp | デイジタル信号処理装置 |
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
-
1989
- 1989-02-28 JP JP1046751A patent/JP3005987B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-13 CA CA002009911A patent/CA2009911A1/en not_active Abandoned
- 1990-02-26 KR KR1019900002403A patent/KR900013412A/ko not_active Withdrawn
- 1990-02-28 EP EP19900103899 patent/EP0385435A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013412A (ko) | 1990-09-05 |
| JP3005987B2 (ja) | 2000-02-07 |
| CA2009911A1 (en) | 1990-08-31 |
| EP0385435A3 (en) | 1992-10-14 |
| EP0385435A2 (en) | 1990-09-05 |
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