JPH02226434A - 多数決判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は多数決判定回路に係り、特に一定の繰り返し周
期で入力するデータ列においてビット単位にまたはビッ
トパターン単位に多数決判定を行う多数決判定回路に関
する。

（従来の技術） ディジタル通信では回線の状態監視や多数の送信局の送
信状態の監視等を目的として多数決判定方式が採用され
ている。この多数決判定方式は、基本的には、一定の繰
り返し周期の「データ列」における「データビット」あ
るいはｒビットパターン」が所定数周期間内に例えば所
定回数以上検出できるか否かを判定する方式であるが、
その判定対象たる「データ列Ｊの形成方式には通信方式
、目的等に応じて種々の方式があることは周知の通りで
ある。

この多数決判定方式を実施する従来の多数決判定回路と
しては、例えば第３図に示すものが知られている。第３
図において、直並列変換部１１へ入力するデータは、前
記［一定の繰り返し周期のデータ列」であって、例えば
次のようにして形成したものである０例えば、時分割通
信において、１伝送フレームがＮ回線からなり、各回線
における多数決判定用の特定データビットのＮ個を先頭
から順に直列に配列したものである。これが１伝送フレ
ームの周期で繰り返し入力するのである。

以下、例えば、１０フレーム中の７フレ一ム以上該当ビ
ットが“１”である場合に多数決検出されたとする判定
動作を説明する。

直並列変換部１１は、直列信号たる入力データをＳＰ（
直並列変換）タイミング信号に従って並列信号へ変換し
、Ｎ個のデータビットを並列に対応するカウンタ（１３
−１〜＋３−Ｎ）へ出力する。即ち、第１ビツト目のデ
ータビットはカウンタ１３−１へ、第２ビツト目のデー
タビットはカウンタｌ３−２へ、以下同様に第Ｎビット
目のデータビットはカウンタ１３−Ｎへそれぞれ出力さ
れる０以上の動作はフレーム毎に行われる。

カウンタ（１３−１〜＋３−Ｎ）は、多数決判定の計数
動作開始前にリセット信号にてリセットされており、直
並列変換部１１が毎フレーム出力するデータビットが“
１”であれば歩進動作をし、その結果値を対応する比較
部（１５−１〜＋５−Ｎ）へ出力する。

また、データビットが“０′″であれば歩進動作をせず
前回値を保持出力する。つまり、カウンタ（＋３−１〜
＋３−Ｎ）　ハ、データビットが“１ｎである個数を計
数する。これは１０フレーム分について行われ、その終
了に応じてリセット信号によってリセットされる。

比較部（＋５−１〜＋５−Ｎ）では、対応するカウンタ
のカウント値と閾値データとの大小関係を比較する。多
数決判定の条件は前記した通りであるから、閾値データ
には予め値ｒ７．が設定されており、カウント値が値「
７」以上か否かを判断し、越えていれば出力を例えば″
“１パレベルにする。

最後に、並直列変換部１２は、１０フレームごとに入力
するＰＳ（並直列変換）タイミング信号に従って比較部
（１５−１〜！５−Ｎ＞の出力を直列信号へ変換し、そ
れを判定信号として出力する。

なお、第３図の構成において、ビットパターン単位に多
数決判定を行う場合には、入力データがそのビットパタ
ーンを構成するＮビットのデータビットからなることに
なる。

（発明が解決しようとする課題〉 しかし、上述した従来の多数決判定回路は、多数決を取
りたいビット毎に又はビットパターン毎にカウンタおよ
び比較部をそれぞれ必要とするので、通信システムの規
模の増大に伴い回路規模も増大し、その結実装置規模の
大型化、消費電力の増加、さらには原価の上昇を招来す
るという問題がある。

例えば、衛星通信システムでは、衛星通信技術の進展に
伴い数百〜数千の地球局が参加するシステムが構築され
ようとしている。このようなシステムでは、各参加間の
送信状態を監視するために監視装置を設けるが、この監
視装置が前記した理由から大型化し、問題となっている
のである。

この点に関し、前記従来例回路において、多数のカウン
タ出力を並直列変換した後に比較することによって比較
部の数を減少させれば、ある程度回路規模を小さくでき
るが、カウンタの数を減少させ得ないので、著しい小形
化は望めないことから開発が望まれている。

本発明は、このような問題に鑑みなされたちので、その
目的は、多数決判定を行うビットまたはビットパターン
の個数が著しく増大しても、回路規模の増大を招くこと
なく簡素な構成で多数決判定をなし得る多数決判定回路
を提供することにある。

（課題を解決するための手段） 前記目的を達成するために、本発明の多数決判定回路は
次の如き構成を有する。

即ち、本発明の多数決判定回路は、一定の繰り遅し周期
で入力するデータ列であって各データビットが連続的に
または離散的に連なるデータ列におけるデータビットま
たはビットパターンが所定数周期の期間内において所定
回数以上あるいは所定回数範囲内となるか否かを判定す
る多数決判定回路であって；　この多数決判定回路は、
前記データ列を入力信号とし前記所定数周期の期間内計
数動作をするものであって、各データビットの入力に先
立って前回記憶値がプリセットされ、その後入力するデ
ータビットの論理値を前記ブリセ・ソト値に加算または
減算し、その結果値を出力する計数手段と；　外部から
入力する読出タイミング信号であって前記所定数周期の
期間内において各データビットに先立って入力する第１
の読出タイミング信号と前記所定数周期の期間経過後に
入力する第２の読出タイミング信号とを受けて読出アド
レス信号を発生する読出アドレス発生手段と；前記所定
数周期の期間内において各データビットと略同タイミン
グで外部から入力する入力タイミング信号を受けて入力
アドレス信号を発生する入力アドレス発生手段と；　前
記読出アドレス発生手段および前記入力アドレス発生手
段の出力を受けて、前記第１の読出タイミング信号に対
応した前記読出アドレス信号に従って記憶内容たる前記
前回記憶値を出力すること、前記入力アドレス信号に従
って前記計数手段の出力を記憶すること、および前記第
２の読出タイミング信号に対応した前記読出アドレス信
号に従って記憶内容を多数決判定基礎データとして外部
へ出力することを行う記憶手段と；　を備えていること
を特徴とするものである。

く作　用） 次に、前記の如く構成される本発明の多数決判定回路の
作用を説明する。

計数手段および記憶手段は、多数決判定のための所定数
周期の開始前に通常の手段によって初期設定される。今
、データ列が３個（これを「Ａ、Ｂ、ＣＪとする）のデ
ータビットからなるとすれば、記憶手段のアドレスはこ
れらのデータビット（Ａ、Ｂ、Ｃ）それぞれについて割
付けられる。

そこで、所定数周期の第１周期においては、まず記憶手
段では、データビットＡに対応したアドレスから前記初
期値が前回記憶値として読出される。

すると、計数手段では、その初期値がプリセットされ、
このプリセット値にデータビットＡの論理値が加算また
は減算され、その計数値が記憶手段へ出力される。記憶
手段ではその計数値がデータビットＡに対応したアドレ
スに書込まれる。そして、引き続いてデータビットＢ、
同Ｃの順に同様のことを行う。

次に、第２周期では、前記第１周期で記憶手段に格納し
た計数値が前回記憶値として計数手段にプリセットされ
、各データビット（Ａ、Ｂ、Ｃ）について前記と同様に
して計数値が求められ、各計数値が記憶手段の対応する
アドレスに格納される。

以下、各周期において同様のことが行われ、記憶手段に
は、所定数周期の期間内における各データビット（Ａ、
Ｂ、Ｃ）の計数値が格納される。

これらの計数値は所定数周期の期間経過後に多数決判定
基礎データとして読出され、例えば閾値と比較されるこ
とになる。

以上説明したように、本発明の多数決判定回路によれば
、計数手段を各データビットで時分割的に使用し、各周
期において計数手段は記憶手段から前回値の供給を受は
今回値を記憶手段に格納させるようにしたので、計数手
段および記憶手段は物理的にそれぞれ１個あれば良いこ
ととなり、他の付帯回路も少ないことから、回路規模を
大幅に縮小させ得、多数決判定を取るデータビットまた
はビットパターンの個数が著しく増大した場合でも、記
憶手段の容量を増加させることで簡単に対応できるとい
う優れた効果がある。

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係る多数決判定回路を示す
、第１図において、カウンタ３へ入力するデータは、第
２図（１）に例示するように一定の周期で繰り返し入力
するもので、その構成は例えば第２図（２）に示すよう
にＮ個のデータビットが連続する所謂集中形のデータ列
である。なお、図示省略したが、１周期の期間内におい
てＮ個のデータビットが離散的に存在する場合もある。

入力アドレスカウンタ１は、図外から入力する入力タイ
ミング信号に従ってメモリ４の入力アドレスの指定を行
う、この入力タイミング信号は各データビットと略同タ
イミングで入力する信号である。

読出アドレスカウンタ２は、図外から入力する読出タイ
ーミング信号に従ってメモリ４の読出アドレスの指定を
行う、この読出タイミング信号は、多数決判定を行う所
定数周期の期間内においてデータビットの入力に先立っ
て入力する第１の読出タイミング信号と、所定数周期の
期間経過後に入力する第２の読出タイミング信号とから
なる。

カウンタ３は、多数決判定のための計数動作に先立って
図外から入力するリセット信号によって初期化されるよ
うになっている。そして、多数決判定のための所定数周
期の期間内においては、前記第１の読出タイミング信号
とデータビットの間で図外から入力するロードタイミン
グ信号に従ってメモリ４の出力（前回記憶値）をプリセ
ットし、その後入力するデータビットの論理値をプリセ
ット値に加算または減算し、その結果値をメモリ４へ出
力することを行う０例えば、プリセット値に加算して“
１ｎの多数決をとる場合、データビットが“１”であれ
ば、プリセット値を基準にカウント値を「＋１」し、デ
ータビットが“ｏ゛′であれば、カウント値はプリセッ
ト値そのものとするのである。

メモリ４は、読出しと書込みとが行える記憶装置であっ
て、読出しと書込みとを共用の１つのボートを介して行
うタイプと、それぞれ専用のボー１−を備えるデュアル
ポートタイプとがある。各アドレスはＮ個のデータビッ
トのそれぞれに対応して割り付けてあり、指定された入
力アドレスにカウンタ３の出力を格納する。また、読出
アドレスの指定を受けた場合には、その読出アドレスが
前記第１の読出タイミング信号に基づくものであるとき
は記憶内容を前回記憶値としてカウンタ３へ出力し、ま
たその読出アドレスが前記第２の読出タイミング信号に
基づくときは記憶内容を多数決判定基礎データとして比
較部５へ出力する。

比較部５では、多数決判定基礎データの値と閾値データ
の値を比較し、閾値データの値を越えている場合、ある
いは、閾値データの範囲内にある場合、等の場合に判定
信号を出力する。

次に、第２図を参照して具体的に説明する。

メモリ４のアドレスは、第２図（４）に示すように、ア
ドレス＃０が第１ビツト目のデータビット用に、アドレ
ス＃１が第２ビツト目のデータビット用に、以下同様に
、アドレス＃（Ｎ−１）が第Ｎ番目のデータビット用に
それぞれ割り付けである。カウンタ３には、各周期にお
いてＮ個のデータビットが順々に入力するが、カウンタ
３とメモリ４間では各データビットごとに第２図（３）
に示すイ、口、ハの３つの動作が行われる。

今、第２図（１）の左端に示す１周期が第１番目の周期
だとすれば、第１番目のデータビットの入力に先立って
メモリ４の読出アドレス＃０がアクセスされ初期値がカ
ウンタ３へ出力される。

カウンタ３ではその初期値をロードタイミング信号に従
ってプリセットする０以上がイの動作である０次いで、
カウンタ３は、入力した第１番目のデータビットの論理
値をプリセット値に加算または減算し、その結果計数値
をメモリ４へ出力する。

これが口の動作である。そして、メモリ４では、入力し
た計数値を入力アドレス＃０に格納し、その値を次の周
期の第１ビツト目のデータビットが来るまで記憶保持す
る。以上がハの動作である。

以上の３つの動作を第２ビツト目以降の各データビット
についても同様に行い、第１周期におけるＮ個のデータ
ビットそれぞれについての計数値をメモリ４に格納する
。

これを第２周期以降の各周８期においても同様に行い、
所定数周期、例えばｌＯ周期の期間内における各データ
ビットの所定論理値についての計数値をメモリ４に収集
する。

そして、１０周期の期間経過後に、メモリ４の各読出ア
ドレスを例えば順番に指定し、アドレス＃０から順に記
憶内容を読出し、比較部において閾値データと順に比較
するのである０例えば、多数決判定の条件が１０周期中
７周期以上“１゛′あることとし、メモリ４の初期値が
値「０」で、カウンタ３がデータビットが“１″であれ
ば「＋１コするとすれば、閾値データは値「７」に設定
しであるから、記憶内容が値ｒ８．であれば条件を満足
し判定信号は例えば“１”となり、多数決検出されたこ
とが報知される。

ここで、比較部５は省略可能である。即ち、前述したよ
うに計数値が閾値を越えたが否がで多数決判定を行う場
合には、メモリ４の最上位ビットが°１”であるか否か
で判定できるので、これをそのまま判定信号とするので
ある０例えば、メモリ４は通常８ビツトのデータ幅であ
るが、計数値が２’＝１２８以上のときはメモリ４のデ
ータビット０〜７のうちの最上位ビット（２７のビット
）は“１″となることで判定できるのである。

要するに、メモリ４は、多数決判定の基礎データを提供
するのであり、それをどのように利用するかは設計事項
であるということができる。

なお、カウンタ３は、加算又は減算する演算部にて置換
可能であることは言うまでもないことである。

（発明の効果） 以上説明したように、本発明の多数決判定回路によれば
、計数手段を各データビットで時分割的に使用し、各周
期において計数手段は記憶手段から前回値の供給を受は
今回値を記憶手段に格納させるようにしたので、計数手
段および記憶手段は物理的にそれぞれ１個あれば良いこ
ととなり、他の付帯回路も少ないことから、回路規模を
大幅に縮小させ得、低消費電力化が図れ、大幅なコスト
ダウンが可能となるという顕著な効果がある。

この効果は、多数決判定を行うデータビットまたはビッ
トパターンの個数が増大する程に増々顕著になるのであ
り、以下具体的な数値で示せば次のようになる。

例えば、−最に入手容易な８ビツトＸ　２０００ワ一ド
程度のメモリ（つまり、１６にビットメモリ）を使った
とすると、多数決の値はデータ幅の８ビツトで規定され
最大２−１＝２５５まで可能であり、データビット又は
ビットパターンの数は最大２０００まで可能である。そ
して、最近メモリ容量はどんどん増加しているので、そ
れに伴ってこれらの値はさらに増加させることが可能で
ある０例えば６４にビットメモリを使えば、この４倍ま
で即ち８０００ビツトについての多数決判定が可能とな
る。

つまり、多数決判定の１ビツトを１送信局に対応させれ
ば、８０００局の送信状態の監視が主に各１ケの計数手
段と記憶手段を使った本発明でできることになる。

特に、近年の衛星通信技術の発展は目覚ましく、数百か
ら数千に及ぶ超小型地球局が参加するシステムが構築さ
れようとしてい不実情を考慮すれば、本発明の意義が理
解できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る多数決判定回路の構成
ブロック図、第２図は動作説明図、第３図は従来例回路
の構成ブロック図である。 １・・・・・・入力アドレスカウンタ、　２・・・・・
・読出アドレスカウンタ、　３・・・・・・カウンタ、
　４・・・・・メモリ、　５・・・・・・比較部、　１
１・・・・・・直並列変換部、１２・・・・・・並直列
変換回路、　１３−１〜１３−Ｎ・・・・・・カウンタ
、　１５−１〜１５−Ｎ・・・・・・比較部。 代理人　弁理士　　八　幡　　義　博 多 ／ 図 （４）−−−メモリカ・う！奔Ｊ口しとイ負り「渕のデ
ニタをカランタへ？ジノヒーイる（つ）−−−プヤ〉り
て゛入方テータをさ士５芝、イラ（へト４オを（（４釈
を叱りへ蔵シ上−乞〜動−１’？悦刈区 瑯　２　図 夜来の灸友犬判定回路、の方（弐２列 羊　、３　図

Claims (1)

【特許請求の範囲】
1. 一定の繰り返し周期で入力するデータ列であって各デー
   タビットが連続的にまたは離散的に連なるデータ列にお
   けるデータビットまたはビットパターンが所定数周期の
   期間内において所定回数以上あるいは所定回数範囲内と
   なるか否かを判定する多数決判定回路であって；この多
   数決判定回路は、前記データ列を入力信号とし前記所定
   数周期の期間内計数動作をするものであって、各データ
   ビットの入力に先立って前回記憶値がプリセットされ、
   その後入力するデータビットの論理値を前記プリセット
   値に加算または減算し、その結果値を出力する計数手段
   と；外部から入力する読出タイミング信号であって前記
   所定数周期の期間内において各データビットに先立って
   入力する第１の読出タイミング信号と前記所定数周期の
   期間経過後に入力する第２の読出タイミング信号とを受
   けて読出アドレス信号を発生する読出アドレス発生手段
   と；前記所定数周期の期間内において各データビットと
   略同タイミングで外部から入力する入力タイミング信号
   を受けて入力アドレス信号を発生する入力アドレス発生
   手段と；前記読出アドレス発生手段および前記入力アド
   レス発生手段の出力を受けて、前記第１の読出タイミン
   グ信号に対応した前記読出アドレス信号に従って記憶内
   容たる前記前回記憶値を出力すること、前記入力アドレ
   ス信号に従って前記計数手段の出力を記憶すること、お
   よび前記第２の読出タイミング信号に対応した前記読出
   アドレス信号に従って記憶内容を多数決判定基礎データ
   として外部へ出力することを行う記憶手段と；を備えて
   いることを特徴とする多数決判定回路。