JPH02226809A - 抵電力過渡現象除去回路 - Google Patents
抵電力過渡現象除去回路Info
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- JPH02226809A JPH02226809A JP1329825A JP32982589A JPH02226809A JP H02226809 A JPH02226809 A JP H02226809A JP 1329825 A JP1329825 A JP 1329825A JP 32982589 A JP32982589 A JP 32982589A JP H02226809 A JPH02226809 A JP H02226809A
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- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電圧バイアス基準回路に関し、さらに詳しく
は、このような基準回路の出力に現れつる高速度グリッ
チを除去するため、この出力に接続する回路に関する。
は、このような基準回路の出力に現れつる高速度グリッ
チを除去するため、この出力に接続する回路に関する。
（従来技術）
単一のまたは多重の利用手段に電圧バイアス信号を供給
する電圧バイアス基準回路が周知である。
する電圧バイアス基準回路が周知である。
簡単な電圧基準回路の例では、ＮＰＮエミッタ・フォロ
ワ段を有し、このエミッタが出力に接続され、そのベー
スに供給される所定の電流に応じて基準電圧を供給する
。この電圧基準回路の出力は、これに接続された１つ以
上の負荷にバイアス信号を供給するために使用すること
が可能である。
ワ段を有し、このエミッタが出力に接続され、そのベー
スに供給される所定の電流に応じて基準電圧を供給する
。この電圧基準回路の出力は、これに接続された１つ以
上の負荷にバイアス信号を供給するために使用すること
が可能である。
一般的な用途において、出力基準電圧は差動増幅器の１
方のトランジスタのベースにバイアスを供給することに
利用され、この差動増幅器はこの増幅器の他方の入力ト
ランジスタのベースにスイッチング信号を受は取る。し
たがって、この差動増幅器の出力は、周知のように、加
えられたスイッチ信号が１方のトランジスタに供給され
る基準電圧の上下を通過するたびに第１動作状態と第２
動作状態との間で切り替わる。ある用途では、多数の差
動増幅器が、電圧基準回路の出力に接続された１つの入
力を共用することが可能であり、各増幅器はそれぞれの
スイッチング信号によって動作状態の間を切り替わる。
方のトランジスタのベースにバイアスを供給することに
利用され、この差動増幅器はこの増幅器の他方の入力ト
ランジスタのベースにスイッチング信号を受は取る。し
たがって、この差動増幅器の出力は、周知のように、加
えられたスイッチ信号が１方のトランジスタに供給され
る基準電圧の上下を通過するたびに第１動作状態と第２
動作状態との間で切り替わる。ある用途では、多数の差
動増幅器が、電圧基準回路の出力に接続された１つの入
力を共用することが可能であり、各増幅器はそれぞれの
スイッチング信号によって動作状態の間を切り替わる。
差動結合トランジスタを通じたベース・エミッタ容量結
合によって、それぞれのスイッチング信号に起因した高
速度ｄＶ／ｄｔ信号が電圧基準回路の出力に現れること
がある。もしこれらのｄＶ／ｄｔ信号が十分大きければ
、電圧基準回路のエミッタ・７４０９段を遮断し、これ
によって回路の出力インピーダンスを上昇させてしまう
。このことは、電圧基準回路の出力におけるグリッチ信
号の原因となり、他の差動増幅器の負荷の動作状態が誤
って切り替えられる場合があるので、このグリッチ信号
は特に望ましくない。
合によって、それぞれのスイッチング信号に起因した高
速度ｄＶ／ｄｔ信号が電圧基準回路の出力に現れること
がある。もしこれらのｄＶ／ｄｔ信号が十分大きければ
、電圧基準回路のエミッタ・７４０９段を遮断し、これ
によって回路の出力インピーダンスを上昇させてしまう
。このことは、電圧基準回路の出力におけるグリッチ信
号の原因となり、他の差動増幅器の負荷の動作状態が誤
って切り替えられる場合があるので、このグリッチ信号
は特に望ましくない。
したがって、上述のグリッチを除去または大巾に減少さ
せるための回路が必要でおる。
せるための回路が必要でおる。
（発明が解決しようとする課題）
したがって、本発明の目的は、改良したグリッチ除去（
デグリッチ）回路を提供することでおる。
デグリッチ）回路を提供することでおる。
本発明の他の目的は、電圧基準回路の出力に現れるｄ
Ｖ／ｄ を信号を除去するため、この基準回路と組み合
わされた回路を提供することである。
Ｖ／ｄ を信号を除去するため、この基準回路と組み合
わされた回路を提供することである。
ざらに本発明の他の目的は、電圧基準回路と共に使用す
る低電力消費、高周波デグリッチ回路を提供することで
ある。
る低電力消費、高周波デグリッチ回路を提供することで
ある。
（課題を解決するための手段）
上記およびその他の目的を達成するために、本発明に従
って出力ノードに現れる過渡信号を除去するためのデグ
リッチ回路が提供される。この回路は、バイアス信号を
供給するバイアス回路、出力ノードに直列に接続された
コレクタ・エミッタ導通経路とバイアス信号に接続され
たベースとを有するトランジスタ、および過渡信号に対
応してトランジスタを導通状態にするため、トランジス
タの出力ノードとベースとの間に接続された容量性素子
によって構成され、その結果、この過渡信号に対して低
インピーダンス回路の経路がもたらされる。
って出力ノードに現れる過渡信号を除去するためのデグ
リッチ回路が提供される。この回路は、バイアス信号を
供給するバイアス回路、出力ノードに直列に接続された
コレクタ・エミッタ導通経路とバイアス信号に接続され
たベースとを有するトランジスタ、および過渡信号に対
応してトランジスタを導通状態にするため、トランジス
タの出力ノードとベースとの間に接続された容量性素子
によって構成され、その結果、この過渡信号に対して低
インピーダンス回路の経路がもたらされる。
本発明の特徴は、基準電圧を供給する電圧基準回路の出
力ノードにデグリッチ回路が接続されることである。
力ノードにデグリッチ回路が接続されることである。
本発明の上記およびその他の目的、特徴、および利点は
添付図面と関連して以下の詳細な説明から一層良く理解
される。
添付図面と関連して以下の詳細な説明から一層良く理解
される。
（実施例）
第１図は、従来の電圧基準回路１０を示し、これは集積
回路の形態で製造するのに適している。
回路の形態で製造するのに適している。
電圧基準回路１０は、固定バイアス電圧Ｖ、。ｆを出力
１２に供給し、この出力はそこに接続される負荷利用手
段にバイアス電圧を供給するのに使用される。基準回路
１０は、動作電源ＶＣＣとＶｅｅが供給されている第１
および第２電源導体との間の定電流源２０に直列に接続
された抵抗１８を有する。抵抗１８と低電流源２０との
間の接続点は、出力１２に接続されたエミッタを有する
エミッタ・ホロワを構成するＮＰＮトランジスタ２２の
ベースに接続されている。このトランジスタ２２のエミ
ッタはまた、ＮＰＮトランジスタ２４のコレクタに接続
され、このトランジスタ２４のエミッタは定電流源２６
に接続されている。定電流源２６は抵抗によって実現す
ることが可能である。両トランジスタの導通状態を制御
するため、トランジスタ２４のベースは、そこに与えら
れる電位によってバイアスすることが可能であり、また
は図示のように、端子２８に制御信号を受けることも可
能である。
１２に供給し、この出力はそこに接続される負荷利用手
段にバイアス電圧を供給するのに使用される。基準回路
１０は、動作電源ＶＣＣとＶｅｅが供給されている第１
および第２電源導体との間の定電流源２０に直列に接続
された抵抗１８を有する。抵抗１８と低電流源２０との
間の接続点は、出力１２に接続されたエミッタを有する
エミッタ・ホロワを構成するＮＰＮトランジスタ２２の
ベースに接続されている。このトランジスタ２２のエミ
ッタはまた、ＮＰＮトランジスタ２４のコレクタに接続
され、このトランジスタ２４のエミッタは定電流源２６
に接続されている。定電流源２６は抵抗によって実現す
ることが可能である。両トランジスタの導通状態を制御
するため、トランジスタ２４のベースは、そこに与えら
れる電位によってバイアスすることが可能であり、また
は図示のように、端子２８に制御信号を受けることも可
能である。
動作時、ベース電流駆動が抵抗１８を介してトランジス
タ２２へ供給され、このトランジスタ２２は、導通状態
を伝達しているトランジスタ２４によって導通された場
合、出力１２に電圧ｖｒｅｆを供給する。一般的に、こ
のＶｒｅｆの大きさは下記に等しい。
タ２２へ供給され、このトランジスタ２２は、導通状態
を伝達しているトランジスタ２４によって導通された場
合、出力１２に電圧ｖｒｅｆを供給する。一般的に、こ
のＶｒｅｆの大きさは下記に等しい。
■ＣＣ−（ｖ１８−ＶＢＥ）・・・・（１）ここでＶ１
８は、抵抗１８の両端に生じた電圧であり、ＶＢＥはト
ランジスタ２２のベース・エミッタ間電圧である。
８は、抵抗１８の両端に生じた電圧であり、ＶＢＥはト
ランジスタ２２のベース・エミッタ間電圧である。
ｙｒｅ’ｒは、幾つかの異なった負荷利用手段をバイア
スするのに使用可能であり、例えば、それぞれ１対の差
動接続されたトランジスタＴ１とＴ２を有する複数の差
動増幅器１４をバイアスするのに使用可能である。各々
の差動増幅器１４は、基準回路１０の出力１２に接続さ
れた１方の入力（トランジスタＴ１のベース）を有する
ことが可能であり、他方の入力１６（トランジスタＴ２
のベース）はスイッチング信＠Ｖ ＋ ｎを受は取る。
スするのに使用可能であり、例えば、それぞれ１対の差
動接続されたトランジスタＴ１とＴ２を有する複数の差
動増幅器１４をバイアスするのに使用可能である。各々
の差動増幅器１４は、基準回路１０の出力１２に接続さ
れた１方の入力（トランジスタＴ１のベース）を有する
ことが可能であり、他方の入力１６（トランジスタＴ２
のベース）はスイッチング信＠Ｖ ＋ ｎを受は取る。
この用途では、トランジスタＴ２は、Ｖｉｎの大きさが
ｖｒｅ’ｒのまわりで変化するのに従って、導通・非導
通状態間で切り替えられる。
ｖｒｅ’ｒのまわりで変化するのに従って、導通・非導
通状態間で切り替えられる。
入力信＠ｙ ＋ ｎは、トランジスタＴ１およびＴ２の
ベース・エミッタ間容量を介して基準回路１０の出力１
２へと結合される。Ｖｉｎの立下がり期間中、結合され
た信号はトランジスタ２２のエミッタからより多くの電
流を引き出そうとし、このことによりトランジスタ２２
はより過負荷となり出力１２の出力インピダンスを減少
させる。しかし、Ｖｉｎの立上がり期間中は、電流はト
ランジスタ２２のエミッタへ押し込まれ、これによって
トランジスタ２２を不導通にしようとし、出力インピー
ダンスを大巾に上昇させる。これは出力１２にグリッチ
信号として現れる。したがって、もし多重差動増幅器が
出力１２に接続された場合、このグリッチは、もし十分
大きければ、これらの多重差動増幅器を誤って切り替え
てしまう場合がある。このことは特に望ましくない。
ベース・エミッタ間容量を介して基準回路１０の出力１
２へと結合される。Ｖｉｎの立下がり期間中、結合され
た信号はトランジスタ２２のエミッタからより多くの電
流を引き出そうとし、このことによりトランジスタ２２
はより過負荷となり出力１２の出力インピダンスを減少
させる。しかし、Ｖｉｎの立上がり期間中は、電流はト
ランジスタ２２のエミッタへ押し込まれ、これによって
トランジスタ２２を不導通にしようとし、出力インピー
ダンスを大巾に上昇させる。これは出力１２にグリッチ
信号として現れる。したがって、もし多重差動増幅器が
出力１２に接続された場合、このグリッチは、もし十分
大きければ、これらの多重差動増幅器を誤って切り替え
てしまう場合がある。このことは特に望ましくない。
上述のグリッチの問題を減少させる１つの方法は、基準
回路１０の静止動作状態においてトランジスタ２２を過
負荷状態にバイアスすることによってトランジスタ２２
がＶｉｎの立ち上がり期間に不導通とならないようにす
ることである。しかしこれは、今度は、基準回路の電力
消費を増大し、これもまた望ましくない。
回路１０の静止動作状態においてトランジスタ２２を過
負荷状態にバイアスすることによってトランジスタ２２
がＶｉｎの立ち上がり期間に不導通とならないようにす
ることである。しかしこれは、今度は、基準回路の電力
消費を増大し、これもまた望ましくない。
第２図は、電力消費を殆ど増加させることなく、グリッ
チ効果を減少させるために、本発明のグリッチ除去回路
が接続された基準回路１０を示す。
チ効果を減少させるために、本発明のグリッチ除去回路
が接続された基準回路１０を示す。
このデグリッチ回路は、■ＣＣとｖｅｅとの間でダイオ
ード接続されたトランジスタ３２とそれに直列に接続さ
れた抵抗３０から成るバイアス回路、抵抗３４、トラン
ジスタ３６およびコンデンサ３８を有する。トランジス
タ３６のベースは、抵抗３４を介してダイオード結合ト
ランジスタ３２に接続され、そのコレクタ・エミッタは
出力１２とｖｅｅとの間に接続される。コンデンサ３８
が出力１２とトランジスタ３６のベースとの間に接続さ
れ、前述のようにトランジスタＴ１およびＴ２を介し出
力１２に結合されるｄＶ／ｄｔスイッチング信号に応答
してトランジスタ３６のベースに容量結合を提供する。
ード接続されたトランジスタ３２とそれに直列に接続さ
れた抵抗３０から成るバイアス回路、抵抗３４、トラン
ジスタ３６およびコンデンサ３８を有する。トランジス
タ３６のベースは、抵抗３４を介してダイオード結合ト
ランジスタ３２に接続され、そのコレクタ・エミッタは
出力１２とｖｅｅとの間に接続される。コンデンサ３８
が出力１２とトランジスタ３６のベースとの間に接続さ
れ、前述のようにトランジスタＴ１およびＴ２を介し出
力１２に結合されるｄＶ／ｄｔスイッチング信号に応答
してトランジスタ３６のベースに容量結合を提供する。
コンデンサ３８は、単に例図しているに過ぎず、他のい
ずれの容量性手段を採用しても構わないことが理解され
る。
ずれの容量性手段を採用しても構わないことが理解され
る。
デグリッチ回路の周波数特性に応じ、トランジスタ３６
が結合されたスイッチング信号によって導通されて短絡
路をもたらし、これによってグリッチ効果を減少させて
、出力１２の出力インピーダンスを減少させる。
が結合されたスイッチング信号によって導通されて短絡
路をもたらし、これによってグリッチ効果を減少させて
、出力１２の出力インピーダンスを減少させる。
本発明に従ったデグリッチ回路は、実験の結果出力１２
に現れるグリッチ・エネルギーを約３゜２ｎｙ−ｓｅｃ
から００１９ｎＶ−８ｅｅに減少させた。これは本発明
の回路を持たない従来の基準回路の１６倍以上の改善で
ある。
に現れるグリッチ・エネルギーを約３゜２ｎｙ−ｓｅｃ
から００１９ｎＶ−８ｅｅに減少させた。これは本発明
の回路を持たない従来の基準回路の１６倍以上の改善で
ある。
したがって、本発明によれば、多重スイッチング負荷へ
電圧バイアス信号を供給するために使用される電圧基準
回路の出力において生じるグリッチを除去または大巾に
減少させることができる。
電圧バイアス信号を供給するために使用される電圧基準
回路の出力において生じるグリッチを除去または大巾に
減少させることができる。
第１図は、本発明を応用しうる従来の電圧基準回路を示
す概略図である。 第２図は、第１図の電圧基準回路と組み合わせて使用さ
れる本発明のデグリッチ回路の概略図である。 （主要符号の説明） １０・・・電圧基準回路 １２・・・出力 １８．３０．３４・・・抵抗 ２０．２６・・・定電流源 ２２．２４．３２．３６・・ ３８・・・コンデンサ ＶＣＣ，ｖｅｅ−＠ ＊電源 ｖｒｅ’ｒ・・・基準電圧 トランジスタ
す概略図である。 第２図は、第１図の電圧基準回路と組み合わせて使用さ
れる本発明のデグリッチ回路の概略図である。 （主要符号の説明） １０・・・電圧基準回路 １２・・・出力 １８．３０．３４・・・抵抗 ２０．２６・・・定電流源 ２２．２４．３２．３６・・ ３８・・・コンデンサ ＶＣＣ，ｖｅｅ−＠ ＊電源 ｖｒｅ’ｒ・・・基準電圧 トランジスタ
Claims (1)
- 【特許請求の範囲】 １、出力ノードに現れるグリツチ信号を減少させる回路
であって： バイアス信号を供給するバイアス手段； 出力ノードに接続されたコレクタ・エミッタ導通経路お
よびベースを有するトランジスタ； 前記トランジスタの前記ベースを前記バイアス手段へ接
続する手段；ならびに 前記トランジスタの前記ベースを出力ノードへ容量性結
合する手段； から構成されることを特徴とするグリツチ信号減少回路
。 ２、出力に基準電圧を供給すると共にエミッタ・ホロワ
構成のトランジスタを有し、該トランジスタのエミッタ
が出力に接続されている電圧基準回路であって： バイアス信号を供給するバイアス手段； ベース、および当該電圧基準回路の出力に接続されてい
るコレクタ・エミッタ導通経路を有する第２トランジス
タ； 前記第２トランジスタの前記ベースを前記バイアス手段
へ接続するための抵抗性手段；ならびに前記第２トラン
ジスタの前記ベースを当該基準回路の出力に接続する容
量性手段； から構成され、当該基準回路の出力に現れる全てのグリ
ツチが、グリツチに対応してより高い導通性応答状態に
なる前記第２トランジスタによつて減少されることを特
徴とする電圧基準回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US291,833 | 1988-12-29 | ||
| US07/291,833 US5027016A (en) | 1988-12-29 | 1988-12-29 | Low power transient suppressor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226809A true JPH02226809A (ja) | 1990-09-10 |
Family
ID=23122042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329825A Pending JPH02226809A (ja) | 1988-12-29 | 1989-12-21 | 抵電力過渡現象除去回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5027016A (ja) |
| EP (1) | EP0375998A3 (ja) |
| JP (1) | JPH02226809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042426A (ja) * | 2011-08-18 | 2013-02-28 | Asahi Kasei Electronics Co Ltd | ソースフォロア回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI99171C (fi) * | 1991-09-12 | 1997-10-10 | Nokia Mobile Phones Ltd | Kytkentä RSSI-signaalin lähtöjännitteen skaalaukseen |
| JP3123349B2 (ja) * | 1994-06-29 | 2001-01-09 | 富士電機株式会社 | 半導体装置の制御回路 |
| US5530879A (en) * | 1994-09-07 | 1996-06-25 | International Business Machines Corporation | Computer system having power management processor for switching power supply from one state to another responsive to a closure of a switch, a detected ring or an expiration of a timer |
| DE19535807C1 (de) * | 1995-09-26 | 1996-10-24 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Biaspotentials |
| JPH10276093A (ja) * | 1997-03-28 | 1998-10-13 | Sony Corp | Ｄ／ａ変換器 |
| FR2898701A1 (fr) * | 2006-03-15 | 2007-09-21 | St Microelectronics Sa | Generation d'une tension de reference |
| US7557643B2 (en) * | 2007-01-08 | 2009-07-07 | Sandisk Corporation | De-glitch circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564818A (en) * | 1979-06-27 | 1981-01-19 | Toshiba Corp | Reference voltage circuit |
| DE3238880A1 (de) * | 1982-10-21 | 1984-04-26 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung |
| US4460864A (en) * | 1983-03-17 | 1984-07-17 | Motorola, Inc. | Voltage reference circuit |
| US4590389A (en) * | 1984-04-02 | 1986-05-20 | Motorola Inc. | Compensation circuit and method for stabilization of a circuit node by multiplication of displacement current |
| US4763027A (en) * | 1985-05-07 | 1988-08-09 | National Semiconductor Corporation | Deglitching network for digital logic circuits |
-
1988
- 1988-12-29 US US07/291,833 patent/US5027016A/en not_active Expired - Fee Related
-
1989
- 1989-12-04 EP EP19890122309 patent/EP0375998A3/en not_active Ceased
- 1989-12-21 JP JP1329825A patent/JPH02226809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013042426A (ja) * | 2011-08-18 | 2013-02-28 | Asahi Kasei Electronics Co Ltd | ソースフォロア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5027016A (en) | 1991-06-25 |
| EP0375998A2 (en) | 1990-07-04 |
| EP0375998A3 (en) | 1991-03-13 |
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