JPH02226842A

JPH02226842A - クラスタ・インタフエイス・コントローラ

Info

Publication number: JPH02226842A
Application number: JP34498989A
Authority: JP
Inventors: Ronald J Ebersole; ロナルド・ジエームズ・エバーソール
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1988-12-29
Filing date: 1989-12-29
Publication date: 1990-09-10
Also published as: GB2226739B; GB2226739A; GB8912039D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データ処理装置に関し、更に詳細には、ロー
カル・エリヤ拳ネットワークにおけるメツセージ転送を
制御する装置に関する。

〔発明の背景〕

ローカル・エリヤ・ネットワーク、すなわちＬＡＮは、
多くの独立したデイバイスが適度な広さの地理的範囲内
で互いに通信できるようにしたデータ通信システムであ
る。このＬＡＮという略語は、大抵の処理タスクを、共
用資源によってではすく、パーソナル・コンビエータの
ようなワークステーションによって実行するネットワー
クについて述べる際に使用されている。

ＬＡＮは、処理タスクを実行しかつネットワークに対す
るユーザのインタフェイスとして働くデスクトップ−ワ
ークステーションから成っている。

ワイヤリング・システムは、ワークステージロン同志を
接続し、かつソフトウェア−オペレーティング嗜システ
ムは、ネットワークにシけるタスクの実行を処理する。

ある従来技術において、アクティブ・スター・トポロジ
に基い九ローカル・エリヤ・ネットワーク骨アー中テク
チャが示されている。ノードは、デエプレツクス通信リ
ンクを介してスターのハブに取付けられている。ノード
間で転送されるメツセージは、メツセージの裁定（ａｒ
ｂｉｔｙａｔｉ＠ｎ）およびルーチングに対して応答可
能なハブを通過する。従来のバス・トポロジ、すなわち
リング会トポロジとは異なり、アクティブ会スターの各
ノードは、それに予定されているメツセージのみを受信
する。メツセージのルーチングは、メツセージのヘッダ
におけるデスティネーション（目的地）アドレスにより
行なわれる。目的地アドレスは、各ノードに関して独特
で、ハブが独立したノード間Ｏ通信を保持する手段を供
給する。

多くのリング・コントローラは、閉鎖環状に互いに接続
して、スターのハブを形成している。ソースおよびデス
ティネーションΦノードに位置するノード−コントロー
ラは、ノードへのおよびノードからのメツセージの流れ
を制御する。リング・コントローラとノード・コントロ
ーラは、多くの同じ内部機能を実施する。しかし、それ
らは、外見的には、異なるネットワーク・メディアに接
続し、リング・コントローラの場合には並列リングｅバ
スに１またはノード慟コントローラの場合にはプロセッ
サのＤＭＡタイプのＩ１０パスに接続している。ネット
ワークにおけるコンポーネントの位置にしたがって異な
るモードで動作することができるリング−コントローラ
およびノード・コントローラにとって、１つしかコンポ
ーネントを有していないですむという利点がある。

し念がつそ、本発明の目的は、ネットワークにおいて多
くの異なるインタフェイスに接続しかつ多くの異壜るモ
ードで動作するよう設定することができる改善されたＬ
ＡＮ：１ントローラを提供することである。

〔発明の概要〕

本発明の目的は、ノード舎インタフェイス論理装置と、
リング嗜バス・インタフェイス論理装置と、リンク・イ
ンタフェイスおよび共有論理装置とを有するクラスタ・
インタフェイス・コントローラを提供することＫよシ達
成できる。共有論理装置は、出力リンク・インタフェイ
スに接続した出力ＦＩＦＯバッファと、入力リンク・イ
ンク７エイスに接続したＦＩＦＯバッファを含んでいる
。毫−ド選択装置は、ノード・コントローラ演算モード
か、またはリングφコントローラ演算毫−ドを選択する
。選択装置に応答する装置は、第１演算モードに対応す
る第１組のＩ１０インタフェイス拳ピン機能およびタイ
ミングを、内部共有論理装置に接続し、かつ選択された
モードによシ、第２演算モードに対応する第２組のＩ１
０インタフェイス・ピン機能およびタイミングを選択す
る。

以下、添付の図面に基いて、本発明の実施例に関し説明
する。

〔実施例〕

第１図は、本発明のコントローラを内蔵し九ａ−力ルー
エリヤｅネットワークのブロック図を示している。ハブ
Ｓにノード２，６をインタフェイスするには２つの方法
がある。ＩＥＥＥ標準規格８０２．３：ｆンバチプル−
リンク・インタフェイスにより、ノード（以下、８０２
．３７−ドと呼称する）をＸＥＥＥ標準規格８０２．３
　とコンパチブルにして、使用し得るいくつかの異なる
８０２．３メデイア・リンクの１つを介してハブに直接
的に取シ付けることができる。高性能　ノードは、選択
されたノード１１コントローラ・モードに関しクラスタ
番インタフェイス・コントローラ（ＣＬＩＣ）を使用し
ている。ノード−フントローラは、高帯域幅のりンりを
供給しかつ低待ち時間プロトコルをサポートする。

ＩＥＥＩ８０２．３　リンク自インタフェイス第１図に
示されている各ＣＬＩＣ８，１０，１２゜１４．１６，
１８．３０は、２つの基本的オペレーション番モーと、
スナワチノードーコントローラ管モードとリング・コン
トローラ・モードで動作することができる。さらに、１
つの選択されたリング・コントローラ１２は、モニタ・
モードで動作するよう設定されている。

第２図において、ＦＩＦＯバッファ３２．３４、出力り
ツク・インタ７エイス３６、入力リンクφインタフェイ
ス３Ｔを有する共通論理ブロックは、オペレーション・
モードを供給する２つの独立ブロック４０．４２によシ
共有されている。ノード・コントローラーモードが、モ
ート選択ライン４３により選択される場合、ノード・イ
ンタ７エイス論理装置４０は活性化され、インタフェイ
ス・ピン４４がそれに使用され、かつリング・バス・ハ
ブ論理装置４２がディスエーブルされる。Ｉ１０インタ
フェイスΦピンの機能およびタイミングは、選択された
モードによシ決まる。

ノード・コントローラ・オペレーション・モード第３図
において、ノード・コントローラ・モードは、モード選
択ライン４３によシ選択される。

ノード・インタフェイス論理装置４０は活性化され、デ
ータ入力ピンと出力ＰＩＦＯ３２の間の経路に入力デー
タ令レジスタ５０を配置しかつ入力ＰＩＦＯ１４とデー
タ出力ピンの間の経路に出力データ令レジスタ５２を配
置する。

メモリ令マツプ制御／ステータス・インタフェイスノー
ド・コントローラ・モードμ、アドレス・レジスタ５４
および制御／ステータス・レジスタ５６を活性化し、か
つその信号がそれらを制御する。１６または３２ビツト
・データ・バスのどちらかが、リセット時間においてｘ
１０モード選択４３とともＫｌ　６７３６パス選択ピン
（図示せず）により選択される。

一旦、ＣＬＩＣがリセットされ、基本モードが選択され
ると、ノード・コントローラ嗜オペレーシヲンは、制御
／ステータス−レジスタ５８に書き込むことによシ制御
される。これらは、ノード・コントローラのオペレーシ
ョン１ＩＪｌｌｔ、６ｘ組のメモリやマツプ会レジスタ
である。

制御／ステータス・インタフェイスは、ＲＡＭメモリ・
インタ７エイスと同様である。これは、アドレス・レジ
スタ５４へのアドレス中ラインにより選択された使用さ
れるべきレジスタで書き込まれたシ読み取られることが
できる。デコーディングを簡単化しかつ必要とされるピ
ンの数を最小にするため、３つのアドレス・ラインと１
つのチップ選択だけを使用して、レジスタをアクセスす
る。

全アクセスは、長さが２クロツクで、バスｅクロツクー
ンースＴと同期される。

ノード−コントローラにおける全レジスタは、長さが３
２ビツトで、メツセージは、３２ビツトφワードで転送
される。１６ビツト・バス・オペレーションは、ワード
・オペレージ１ンを２つの１６ビツトーオベレーシ目ン
に分割する。レジスターアクセスを完成するＫは、２つ
の半分がなければならず、第２の半分が動作を完成する
。

割込み割込みは、メツセージが到着し念、エラーが生じた、ま
九は出力データが必要であるなどのような様々な事象を
プロトコル・プロセッサ２に通ａするのに使用される。

フォーマツティングおよびイス中ング・オプションは、
様々な割込みを処理するため供給されている。１つまた
は２つの割込みラインを使用することができ、入力およ
び出力チャネルは、単一ラインを共用するか、ま九はそ
れぞれ別々のラインを使用する。省略時モードは、単一
割込みでおる。

メツセージは、ノードΦコントローラ！１０バス１７で
連続列のワードとして、プロトコル・プロセッサ２から
ノード・コントローラ６に転送される。プロトコル・プ
ロセッサは、中断しないように１メツセージの転送を制
御する。３２ビツト！１０バス・モードしかフル・ワー
ドを転送できず、１６ビツト争モードでは半分のワード
だけである。長さがワードの整数未満のメツ竜−ジは、
ノード・コントローラにおける制御／ステータス・レジ
スタによシ処理される。メッセージ長は、出力を開始す
る時、転送され、かつリンクで伝送されるバイトの実際
の数を決定するのに使用される。メッセージ長がワード
の整数未満である場合、！１０バスで転送される最後の
ワード（すなわち、ハーフ０ワード）は、ノード曝コン
トローラにおいて打切られる。

メツセージが受信されると、メツセージの最後のバイト
を有するフル・ワードは、ノード・コントローラに転送
される。入力ステータス・レジスタは、最後のワードに
おけるバリド（マａｍｉｄ）バイトの数を示す。

全データ整合、メツセージのアセンブリおよびディスア
センブリは、そのＤＭＡ−ントローラを伴なうプロトコ
ル・プロセッサのレスポンシビリテイである。ノード・
コントローラは、出力開始時の実際のメッセージ長を指
定し、かつ入力転送ステータスの最後のワードにおける
バイトの数を通知する。

プロドール・プロセッサに関するＤＭＡインタ７エイス
１７は、２組のＤＭＡリクエスト／アクルツジ信号を使
用している。一方は入力用で、他方は出力用である。ノ
ード・コントローラカラのＤＭＡＩＪクエスト信号は、
データ転送が要求されていることを示し、プロトコル・
プロセッサにおけるＤＭＡ　：１ントローラからのアク
ノレツジは、リクエストが受は入れられ之ことを示す。

実際の転送のタイミングは、ＤＭＡコントローラからの
書き込み／読み取シ信号と、ノード・コントローラから
のレディ信号によシ制御される。入力および出力論理装
置は、全く独立していて、フル・デエプレツクス・オペ
レーションが可能でアル。ＤＭＡアクルツジが一旦受信
されると、ノード−コントローラへ、またはコントロー
ラからの全データ転送は、２つのクロック・サイクルを
必要とする。したがって、バイブライン転送を行逢うこ
とができる。

ノード・コントローラに１０Ａス１７は、［１図に示さ
れたサブシステムのバス・クロッｌＴと同期されている
。バス・クロックは、全パーツに供給される２ｘクロツ
クから得られ、バス・クロックは、パーツおよびサブシ
ステムに対するリセット信号として示されている。全出
力および入力タイξングハ、バス・クロックのローへの
エツジとして示されている。

ＤＭＡリクエスト書ラインは、ＤＭＡアクルツジのアサ
ーション（ａｓｓｅｒｔｉｏｎ　）に関してデイ７・サ
ー）　（ｄｅａｓａａｒｔ　）されなければならないの
で、唯一の例外である。転送サイクルの開始を処理する
には、２つの代替が供給されている。各代替は、それ自
身のＩ１０ピン対を有し、別の対はディスエーブルされ
なければならない。ピンをＶｃｃ　Ｋ接続することによ
シ、それらはディスエーブルされる。

バス信号ノード偕インタフェイス４０にインタフェイスするのく
１以下の信号が使用される。全入力は、バス・サイクル
の最後でフォーリング・エツジにおいてサンプルされ、
全出力は、特に留意することがまければ、フォーリング
嗜エツジの後で駆動される。

ＣＬＫ　　：入カーＩ！サイクルＷＲｅ　　：入カーノード争コントローラへの書き込み
転送を開始するのに使用される制御信号。ＷＲｅは、１
つのバス・サイクルにおいてアサートされ、データは、
ノード・コントローラに次のバス・サイクルで転送され
る。（ＡＤＳ＃が使用される場合Ｖｃｃに接続されなけ
ればならないｅ３）ＲＤ＄　　：入カーノードー；ント
クーラからの読み取シ転送を開始するのに使用される制
御信号。

ＲＤ舎は、１つのバス・サイクルに関してアサートされ
、ノード・コントローラは、次のバス・サイクルにおい
てデータを戻す。（ＡＤＳ＄が使用される場合ＶｃｃＫ
接続されなければならない。）レディ参：出カー読み取
シまたは書き込み転送を終了するのに使用されるノード
・コントローラからの制御信号。レディ＃は、ＷＲｅ、
ｖｃ　Ｄ　＊、または別の制御信号ＡＤ８＋の後に続く
バス自サイクルにおいてアサートされる。２つのサイク
ル・タイミング辻、転送を完全に終了するのに別のタイ
ミングを必要とするパイプラインＤＭＡＫ関するモード
制御の下で妨害されることがある。

ＤＲＥＱ０．ＤＲＥＱＩ　：　出力−２つのＤＭＡリク
エスト番ラインが供給されている。１つは、入力チャネ
ル用で、もう１つは、出力チャネル用である。信号に関
するタイミングは、パイプライン・リクエストがエネー
ブルされるかどうかによシ変化する。ＤＲＥＱｎ＃は、
クロックと同期してアサートされるが、非パイプライン
・モードにシいては同期せずにデイアサートされる。

ＤＡＣＫＱ＄、ＤＡＣＫ１＋　：入力−２つのＤＭＡア
クルツジ入力は、それに対応するＤＲＥＱｎ１ｋ信号と
対になっている。データ転送は、ＤＡＣＫｎ＋がアサー
トされた後、クロック・サイクルを生じることができる
。ｗｕ＃、ＲＤ＃　ｆたはｋＤ８＃は、ＤＡＣＫｎ＊が
７サートされた後、実際のデータ転送を開始する。

ＡＤｇ参：入力−ノード・；ントローラで書き込みまた
は読み取シ転送を開始するのに使用される制御信号。Ｗ
／Ｒ＄％’（関して使用される場合、それは、ＷＲ＄お
よびＲＤ華傷信号堆って代わる。

（ｗＢ参およびＲＤ＋が使用される場合Ｗｅｅに接続さ
れなければならない。）Ｗ／Ｒ参：入力−パス・サイクルを開始するのにＡＣ３
参が使用される場合、書き込みまたは読み取りとしてバ
ス転送を識別するのに使用される制御信号。（ＷＲＩお
よびＲＤ＃が使用される場合Ｖｃｅ　ＪＣ接続されなけ
ればならない。）ＣＢ＃：入カーメモリ魯マツプ拳アク
セスが行なわれる場合、ノード・コントローラを選択す
るのく使用されるチップ選択。Ｃ８＋＃は、代表的には
高次のアドレス・ラインから発生され、バス会サイクル
のトレーリング−エツジにおいて転送開始制御信号（Ｗ
Ｒ＋、ＲＤ＃または＾ＤＳ＄　）で終了する。Ｃ８＃も
転送制御信号も、メモリφマツプ転送を形成するためア
サ−）され々ければならない。

Ａｄｄｒ２　４　　：入力−これらアドレス・ラインは
、メ毫り・マツプ転送においてアクセスされるべきレジ
スタｔ＆ａＸ１０ポートを選択する。各レジスタの長さ
は、３２ビツトなので、アドレス・ビットは、０ではな
く２でスタートする。アドレス・ラインは、ｃｓ４１　
とともにバス−サイクルのフォーリング令エツジに関し
てサンプルされる。

Ａｄｄｒｌ　　：入力−このアドレス−ビットは１．１
６ビツトーモードがエネーブルされる場合のみサンプル
される。レジスタから、また祉レジスタへ転送する際、
最初に高次の半ワードを転送し、続いて、低次の半ワー
ドを転送しなければならない。

第２サイクルは、レジスタのローディングを開始する。

データＯ〜３１：入力／出カーノード・コントローラに
１およびコントローラから゛情報を転送するのに使用さ
れる双方向データ轡ライン。

！ｎｔ　Ｏ〜ｌ　：出力−２つの割込み信号は、ノード
−コントローラにおける状態変化をプロトコル・グロセ
ネテに示すよう供給される。選択されたモードにしたが
って、一方または両方の割込みが使用される。

レジスタ定義ノード・コントローラには、２つの種類、すなわち直接
アクセスと間接アクセスのレジスタが使用されている。

直接レジスタは、通常のメツセージ・フローを処理する
のに使用される。間接レジスタは、初期化および診断レ
ジスタ用に使用される。３つのワード・アドレス・ライ
ン（ＡＤＤＲ４−２）はデコードされ、直接レジスタを
アクセスする。間接アドレス−レジスタと呼ばれている
直接レジスタ・ナンバ６は、間接レジスタに関して第２
レベルのアドレスを行なうのに使用される。

この第２レベル・アドレシングは、間接レジスタ、直接
レジスタがアクセスされる場合に呼び出される。これは
、多数のアドレス・ラインを接続せずに、内部レジスタ
を更にアクセスすることができる。レジスタのアドレス
および名前は、次の通シである。

制御／ステータス・レジスタ直接アクセス・レジスタ間接アクセス晦レジスタ第１図において、ノード・コントローラ６とハブ９の間
の接続１８は、リンクと呼ばれている。

ハブ・リンク１８は、選択されたノードーコントローラ
・モードに関するＣＬＩＣ６とハブ９において選択され
たリングゆコントローラ・モードに関するＣＬＩＣｌｏ
から成るノードを必要としている。

ハフ・リンクは、フル惨メツセージφバッフ　７１７ン
グおよびフロー制御に関して高速フル・デュプレックス
・オペレーションをサポートシている。

リン／接続は、８２５０１マンチエスタ・エンコーディ
ング／デ；−デイイグ・コンポーネントおよびＴＡＸＩ
　　ＦＤＤＩインタフェイス１１：２ンポーネントのよ
うなオフーザ幸シェルフ（ｏｆｆ−ｔｈｅ−ｓｈｅｌｆ
　）　　メディア・インタフェイスを使用している。こ
れらコンポーネントは、それらを相互接続するのに特別
な！１０インタフェイスを必要とする異なるシグナリン
グおよびデータ・フォーマット条件を有している。

リンクを終端している２つのＣＬＩＣｌｓＩ’ｌのフロ
ー制御は、制御情報を両方向に伝送することにより保持
される。メツセージは、リンクで伝送する際、バケツ）
Ｋ形成され、かつヘッダは制御情報に関するメツセージ
に付加されている。ヘッダは、ノースＣＬＩＣによシ発
生され、リンクの他端でそれを受信するＣＬＩＣにょシ
除去される。

メツセージ・パケットは、フル・デュプレックス・リン
クを介して両方向に同時に伝送される。

一方向に伝送されるメツセージに関する制御情報は、反
対方向に流れるバケツ）Ｋ乗せられる。

フロー制御は、使用し得る帯域暢を最大に使用し得る一
方、メツセージを受信するＣＬＩＣにおける入力ＦＩＦ
Ｏのオーバランを阻止するのに使用される。この機構は
、長距離にわたっているか、または非常に高性能なレベ
ルで動作しているリンクの衝撃を最少にする。どちらの
場合も、使用し得るバッファの大きさに関していつでも
かなシの量のメツセージをリンクで輸送することができ
る。

制御情報およびさらに小さいパケット−サイズは、膏域
幅使用および待ち時間に関するパイプラインの影響をな
くすことができる。

ＣＬＩＣは、それがリングφコントローラトシて構成さ
れているか、ま九はノード−コントローラとして構成さ
れているかにより同期的物理的環境において動作する。

ハブにおけるリング・コントローラは、内部論理装置を
駆動しかつリングφバスに基準を与える同じ同期クロッ
クを受信する。

ノード轡コントローラは、バス拳クロックを使用して、
内部論理装置を駆動しかつ！１０バス・タイミングに基
準を与える。しかし、リンク−インタフェイスａ、ＣＬ
ＩＣの内部論理装置とは非同期で、内部論理装置よシか
なシ高い周波数で動作する。

メディア・インタフェイスは、ＣＬＩＣからの出メツセ
ージに同期信号を供給しかつ大信号に関する同期を行な
うよう応答可能である。適切な例である８２５０１は、
ＣＬＩＣが出データのタイミングをとるのに使用してい
る伝送りロックをＣＬＩＣＫ供給する。８２５０１は、
データをエンコードし、かつそれをラインΦドライバー
コンポーネントに送る。データを受信すると、それは入
力信号からのデータをデコードし、かつそれを受信クロ
ックとともにＣＩｄＣに供給する。

ＣＬＩＣ入力および出力ポートは、分離しかつ互いに関
係なく動作する。２組の入力および出力ボ−トが供給さ
れている。直列入力／出力ボートは、直接８２５０１イ
ンタフエイスを供給する。並列人力／出力ボートは、直
接ＴＡＸＩコンポーネント曇インタインタフェイスする
。

８０２．３リンクは、同じインタフェイスを使用してい
ルカ、ハーフ拳デエプレツクス会モードを処理するには
異なる内部論理ＣＬＩＣ論理装置を使用している。

第３図において、入力ＦＩＦＯ３４と出力ＦＩＦＯ３２
は、それがリング・バス２４に転送される前にリンク書
インタフェイスを介してノードからのデータを集め、か
つリング舎バス速度でリング・バスからのデータを受信
するようバッファリングする。ブロードキャスト拳バッ
ファ３１は、１つのノードからいくつかのノードへのメ
ツセージ−ブロードキャストを受信しかつバッファする
のに使用される。

メツセージの次のパケットがリング・コントローラの入
力ｙｘｒｏ３４に集められている間、他のリング拳コン
トローラの間でデーターパケットを転送するのにリング
・バスを使用できる。大きいＦＩＦＯによシ、デスティ
ネーション経路がデータを自由に受は入れるまで、デー
タをソース・ノード・コントローラに集めることができ
る。

各リング・コントローラは、上流のリング・コントロー
ラからパケットを受信しかつ下流のリング・コントロー
ラにパケットを送るのに使用される入力ポートと出力ポ
ートを有している。これらは、単方向ボートで、１つは
受信用で、もう１つは伝送用である。データは、各リン
グ・バス−サイクルにおいて、各出力ポートから各入力
ポートに転送される。モニタ信号Ｍは、エラーを有する
パケットを識別する次めモ二り争リング・コントローラ
によシ使用される。

リング・パケット慟ヘッダパケット−ヘッダは、パケットのソースにおいてリング
・コントローラによ多構成される。ヘッダの情報は、リ
ング−コントローラ間の通信用に使用され、ノードに伝
送されるメツセージには含まれていない。パケット・ヘ
ッダは、リング−コントローラカラのソースＩＤとメツ
セージのデスティネーション・アドレスを含んでいる。

５ビツト・コード化パケット識別子は、パケットの機能
と残りのフィールドをどのように翻訳するかを定義する
。新しいパケットは、バイパスＦＩＦＯ（ｆｉｒｓｔ−
１ｎ　ｆｉｒｓｔ−ｏｕｔ）レジスタ３５と制御論理装
置４１を含んでいる”レジスタ挿入”機構を介してリン
グに配置される。新しいパケットは、次のリング−コン
トローラに転送される一方、リング−バス２４を介して
入パケットがバイパスＰＩＦＯ３５に記憶される。

ハブ当シ１つのコントローラは、リセット３１１がデイ
アサートされる前にリング嗜モニタ・ピン３８をアサー
トすることによシリング・篭二夕として識別される。そ
れは、リセットがアサートされる最後のクロックにより
アサートされなければならない。リング・モニタとして
示されているコントローラＯリング・モニタ１ピンは、
それが取シつけられているリング・ハブのハブ！Ｄを入
力するのに使用される。ハブＩＤは、他のりング・コン
トローラに送られる。

す？グ・モードノード働コントローラまたはリング拳コントローラのい
ずれかとしてクラスタ・インタフェイス・コントローｊ
ｔｌｌ別するＣＬｘｅモニド停ピン４３は、タイム・リ
セット３９がアサートされる前に、ま九はアサートされ
ている間にアサートされる。

それは、選択されたモードに関するＩ１０ピンの使用を
識別し、それによってリセットの間他のバリド入力を識
別する。

リング嗜モニタ第１図のリング・モニタ１２は、全ブロードキャスト・
メツセージを裁定するのに使用される。

ソレハ、メツセージのブロードキャストを要求すルソー
ス嗜すング俸コントローラＫ　１）ング・バスの中央調
整点を与える。ブロードキャスト会メツセージに関する
転送要求は、す／グ・モニタに対して行なわれる。リン
グ・毫二夕は、どのデステイネーシ冒ン・リングｅコン
トローラも行なっているような、それらが通常の要求で
あるかのようにブロードキャスト要求を処理待ちする。

その後、それは、実際の転送を開始し、かつソース・り
ング舎コントローラと相互作用する。他のリング・コン
ドローラバ、パケット・ヘッダにおけるブロードキャス
ト壷エンコーディングを調べ、それらのブロードキャス
ト・バッファにパケットをコピーする。

以上のように、本実施例に基いて本発明に関し説明して
き九が、本発明はこれら特定の記載に限定されることな
く、様々に改変し得ることは商業者には明白であろう。

【図面の簡単な説明】

第１図は、本発明を有するローカル・エリヤ・ネットワ
ークの機能ブロック図、第２図は、本発Ｆ！ＡＯインタ
フェイスφコントローラの機能ブロック図、第３図は、
第２図に示されたインタフェイス・コントローラの詳細
なブロック図である。２．３１−−−−プロトコル・プロセッサ、６゜３０．
１８−−−−ノード・コントローラ、１０゜１４．１６
・１・・リング・コントローラ、１２Φ・争・リングΦ
モニタ、１７，１９・・慟・ハブ・インタフェイス、３
１・・・φブロードキャスト・バッファ、３２拳１１拳
・出力ＦＩＦ０，３４・・・・入力ＦＩＦ０．３６　＠
・・・入力リンク・インタフェイス、３７・ａ＊Ｊカリ
ンク拳イフィンタフェイス０φφφ・ノード・インタ７
エイス、４２−−−・リング・バス働インタフェイス、
４３・・Φ・モード選択、４４．４５−−＠囃共有ヒン
、５０・・・φ入力データーレジスタ、５２噂１１１１
１１出力データ・レジスタ、５４・・φ・アドレス・レ
ジスタ、５６・・・伜制御／ステータス・レジスタ。

Claims

【特許請求の範囲】ノード・インタフェイス論理装置と、リング・バス・インタフェイス論理装置と、１組の入力
ピンと、１組の出力ピンと、上記ノード・インタフェイス論理装置と上記リング・パ
ス・インタフエイス論理装置とに接続し、かつ出力リン
ク・インタフェイスに接続した出力ＦＩＦＯバッファと
、入力リンク・インタフェイスに接続した入力ＦＩＦＯ
バッファとを含んでいる共有論理装置と、第１状態に設定された場合、ノード・コントローラ・オ
ペレーション・モードを選択し、かつ第２状態に設定さ
れた場合、リング・コントローラ・オペレーション・モ
ードを選択するモード選択装置と、から成り、上記ノード・インタフェイス装置は、上記選択装置に応
答し、上記選択装置が上記第１状態に設定された場合、
上記ノード・インタフェイス装置に関して上記ピンを活
性化し、上記リング・バス・インタフェイス装置は、上記選択装
置に応答し、上記選択装置が上記第２状態に設定された
場合、上記リング・バス・インタフェイス装置に関して
上記ピンを活性化することを特徴とするクラスタ・イン
タフェイス・コントローラ。