JPH02227897A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらにはバッファ記憶装置
に適用して特に有効な技術に関し、例えばキャッシュ用
メモリに利用して有効な技術に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンビュー
タにおいて、ダイナミックＲＡＭ等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。

キャッシュメモリは、マイクロプロセッサ−ユニット（
以下、ＭＰＵと称する）から出力されるアドレスによっ
てアクセスされ、所望のデータがキャッシュメモリ内に
あると、つまりキャッシュがヒツトすると、ＭＰＵが直
ちにデータを得ることができるため、システムのスルー
ブツトが向上される。

キャッシュ・コントローラは、ＭＰＵから出力されるア
ドレスを内部のアドレス（タグ）と比較して、所望のデ
ータがキャッシュメモリにないと判定すると、ミスヒツ
トを示す信号を出力する。

すると、ＭＰＵ又はキャッシュ・コントローラがメイン
メモリをアクセスしてメインメモリからデータを得るよ
うになっている。

この際、メインメモリからキャッシュメモリへのデータ
転送は、ＭＰＵが必要とするデータの他、そのデータを
含む１ブロツク（通常２５６〜４にバイト）分のデータ
を合わせて転送するようになっている。これは、ＭＰＵ
がメモリをアクセスする場合、メモリ空間内の連続した
エリアを集中的にアクセスする割合が高いので、それを
キャッシュメモリに入れておくことでヒツト率を高くす
ることができるためである（日経マグロウヒル社発行、
「日経エレクトロニクスＪ　１９８７年１１月１６日号
、第１７０．１７１頁参照）。

［発明が解決しようとする課ｗｉ］ しかしながら、従来のキャッシュメモリは、主記憶装置
と別個の半導体チップ上に形成されていたため、１ワー
ドのデータ転送がメインメモリのサイクル時間に制約さ
れてしまう、そのため、■ブロックのデータの転送には
更に長い時間を要し、それによってメモリバスのスルー
プットが低下してしまうとともに１通常キャッシュメモ
リとメインメモリ間でデータを転送している間はＭＰＵ
がキャッシュメモリをアクセスすることができないため
、ＭＰＵバスのスルーブツトも低下する。しかも、キャ
ッシュのヒツト率を高めるため、キャッシュメモリとメ
インメモリ間のブロック転送の単位を大きくしようとす
ればするほどバスのスループットが低下するという不都
合があった。

本発明の目的は、バッファ記憶システムを容易に構成で
きるとともにキャッシュメモリとメインメモリ間のデー
タ転送時間を短縮し、システムのスループットを向上さ
せることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、主記憶装置を構成する読出し書込み可能な半
導体メモリ（ダイナミックＲＡＭ）内の、全データ線上
にトランスファゲートと同時に読み出された全データを
保持可能なデータレジスタとを設けるとともに、アドレ
スレジスタおよびこのアドレスレジスタに格納されたア
ドレスと外部から供給されるアドレスとを比較するアド
レス比較器を設け、アドレスが一致しないときは上記ト
ランスファゲートを開いてデータ線上の全データをデー
タレジスタに保持させ、アドレスが一致したときはトラ
ンスファゲートを閉じたまま上記データレジスタ内から
所望のデータを外部へ出力させるようにするものである
。

［作用］ 上記した手段によれば、データ線上のデータレジスタが
キャッシュメモリとして機能するため、同一半導体チッ
プ上にメインメモリとキャッシュメモリが内蔵されてい
ることになり、メインメモリ・キャッシュメモリ間のデ
ータ転送サイクルを短縮できるとともに、データ転送単
位が従来のメインメモリとキャッシュメモリ間のワード
単位（３２ビツト）に制限されず１ブロツク分に相当す
る量（選択されたワード線上の全メモリセル数）のデー
タを一時に転送させることができ、転送すイクル数を大
幅に減少させることができる。

［実施例］ 第１図には本発明に係る半導体記憶装置の一実施例が示
されている。

第１図において、符号Ｍ−ＡＲＹはメモリセルがマトリ
ックス状に配置されてなるメモリアレイである。このメ
モリアレイＭ−ＡＲＹは、メインメモリとして使用する
場合に要求される大容量という条件を満たすため、情報
電荷蓄積用キャパシタと選択用ＭＯ３ＦＥＴとからなる
ダイナミック形メモリセルにより構成されている。

また、メモリアレイＭ−ＡＲＹ内の同一行のメモリセル
は一つおきに同一のワード線ＷＬ、〜ＷＬｎに接続され
、隣接するメモリ列のセルは各々一対の相補データ線Ｄ
Ｌ、、　ＤＬ、〜ＤＬｍ、ＤＬｍに接続されており、各
データｇ　Ｄ　Ｌ　ｌ　ｌ　Ｄ　Ｌ　１（ｉ＝。２８．
・・・・ｍ）ごとにプリアンプＰＡｉが接続され、デー
タ線間のレベル差を増幅することによりデータの読出し
が行なわれる。

この実施例では、上記データ線ＤＬ　Ｌ　、　ＤＬ　ｉ
間にトランスファＭＯ３ＦＥＴ　Ｔｉ、、Ｔｉ、を介し
てラッチ回路ＬＴｉがそれぞれ接続されており、ラッチ
回路ＬＴｉは更に選択用スイッチＭＯ５Ｆ　Ｅ　Ｔ　Ｑ
　ｌｔ＋　Ｑ　ｌ、を介してコモンデータ線ＣＤＬ、Ｃ
ＤＬに接続されている。そして、上記コモンデータ線Ｃ
ＤＬ、ＣＤＬには、それぞれデータ書込み回路ＷＲとデ
ータ出力バッファＤＯＢが接続されている。

なお、第１図には１ビツトの読出しデータを出力する回
路のみが示されており、１６ビツト長のデータを出力す
、るときは例えば上記構成のメモリマットを１６個設け
、各メモリマットから１ビ、ットずつ同時に読み出して
出力させるように構成すればよい。

符号ＸＤｌｌ−ＸＤｎで示されているのは、外部から供
給されるアドレス信号ＡＤに基づいてアドレスバッファ
ＡＢＦで形成された内部相補アドレス信号ａ０〜ａｋを
デコードして上記ワード線ＷＬ、〜ＷＬｎのうち一つを
選択レベルに駆動するワードデコーダ、ＹＤ、〜ＹＤｍ
はアドレス信号に基づいて上記スイッチＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｉ　！、Ｑｉ、のうち１組をオンさせる選
択信号を形成するカラムデコーダである。

この実施例では上記アドレスバッファＡＤＢとワードデ
コーダＸＤ、〜ＸＤｎとの間に内部アドレス信号ａ０〜
ａｋをデコーダに供給したり遮断したりするためのトラ
ンスファゲート回路ＴＧが設けられている。

これとともに、上記内部アドレス信号ａ０〜ａｋをラッ
チ可能なアドレスレジスタＡＲＧと、このアドレスレジ
スタＡＲＧに保持されているアドレスとアドレスバッフ
ァＡＢＦから供給された内部アドレス信号ａ、〜ａｋと
を比較するアドレス比較器ＣＭＰとが設けられている。

アドレス比較器ＣＭＰは２つのアドレス信号が完全に一
致するとヒツト信号ＨＩＴを出力する。

この信号はコントロール回１！６ＣＮＴに供給され、−
Ｍしたときは制御信号φＣをロウレベルに、また一致し
ていないときは信号φＴをハイレベルに変化させる。こ
の信号φＣはアドレスレジスタＡＲＧに供給され、その
とき供給されているアドレス信号をアドレスレジスタに
ラッチさせる。またコントロール回路ＣＮＴは、上記ヒ
ツト信号ＨＴＴと外部からのリードライト制御信号Ｒ／
Ｗに基づいて制御信号φＴを形成する。この信号φＴは
上記トランスファゲート回路ＴＯとトランスファＭＯＳ
　Ｆ　Ｅ　Ｔ　Ｔ、、〜Ｔｍ、に供給されて、これらを
導通させたり、遮断させたりする。

第２図には、上記コントロール回路ＣＮＴの構成例が、
また第３図にはデータ線上に読み出されたデータを保持
するデータレジスタＤＲＧを構成するラッチ回路ＬＴ０
〜ＬＴｍの構成例がそれぞれ示されている。

コントロール回路ＣＮＴは、インバータＩＮＶ、ＡＮＤ
ゲートＧ、、Ｇ、およびＯＲゲートＧ、とからなり、ア
ドレス比較器ＣＭＰからのヒツト信号ＨＩＴとリードラ
イト制御信号Ｒ／ＷをクロックＣＬＫに同期して取り込
んで、表１のような真理値表に従った制御信号φＣ２φ
Ｔを形成する。

ラッチ回路ＬＴｉは、例えば互いに一方の出力端子を他
方の入力端子に接続した２つのＣＭＯＳインバータによ
り構成される。

次に、上記のごとく構成されたメモリの動作を第４図の
タイミングチャートを用いて説明する。

先ず、リードライト制御信号Ｒ／Ｗがハイレベルにされ
ているデータ読出し時において、外部からアドレス信号
ＡＤが入力されると、アドレスバッファＡＢＦで内部ア
ドレス信号８０〜ａｋが形成され、アドレス比較器ＣＭ
ＰとカラムデコーダＹＤ、〜ＹＤｍに供給され、いずれ
か１組のカラムスイッチＱｉ、、Ｑｉ、をオンさせる。

アドレス比較器ＣＭＰでは内部アドレス信号ａ０〜ａｋ
とアドレスレジスタＡＲＧ内のアドレスとが比較される
０両方のアドレスが不一致のときはロウレベルのヒツト
信号ＨＩＴがコントロール回路ＣＮＴに供給される。す
ると、コントロール回路ＣＮＴはこの信号ＨＩＴとリー
ドライト制御信号Ｒ／Ｗに基づいてともにハイレベルの
制御信号φＣとφＴを出力する。制御信号φＴはゲート
回路ＧＴに供給されてこれを導通させ、内部アドレス信
号ａ０〜ａｋをワードデコーダＸＤ、〜ＸＤｎに供給し
ていずれか一つのワード線を選択レベルに変化させる。

また、ハイレベルの制御信号φＴはデータ線上のトラン
スファＭｏ５ＦＥＴＴ、、〜Ｔｍ１に供給され、これら
をすべてオンさせる。そのため、選択されたワード線に
接続されているメモリセルの情報がプリアンプＰＡ、〜
Ｐ　Ａ　ｍによって増幅され、トランスファＭＯ３ＦＥ
Ｔ　Ｔ、、〜Ｔｍ、を介してラッチ回路Ｌ　Ｔ　ｏ＝　
Ｌ　Ｔ　ｍにラッチされるとともに、そのときオンされ
ているカラムスイッチＱｉ、、Ｑｉｓに対応したデータ
が出力バッファＤＯＢに供給され、読出しデータに応じ
て出力端子Ｄｏｕｔがハイレベルまたはロウレベルに変
化される。また、上記データの読み出しと並行して１、
制御信号φＣがアドレスレジスタＡＲＧに供給されるこ
とによって、そのときの内部アドレス信号ａ６〜ａｋが
アドレスレジスタＡＲＣに格納される。

一方、アドレス比較器ＣＭＰにおいてアドレスが一致し
たと判定されてハイレベルのヒツト信号ＨＩＴが形成さ
れると、コントロール回１ＩｌｃＮＴから出力される制
御信号φＣ２φＴがともにロウレベルにされる。すると
、トランスファゲート回路ＴＯおよびトランスファＭＯ
８ＦＥＴ　Ｔｏ、〜Ｔｍ工が非導通にされるため、ラッ
チ回路ＬＴ、〜ＬＴｍに保持されているデータが、その
ときオンされているカラムスイッチＱｉ１．Ｑｉ、を介
して出力バッファＤＯＢに供給され、出力される。従っ
て、メモリセルがアクセスされる時間を待つことなく直
ちに所望のデータが出力される。

リードライト制御信号Ｒ／Ｗがロウレベルにされている
データ書°込み時には、アドレス比較器ＣＭＰにおける
比較結果が“一致”の場合、制御信号φＣがロウレベル
、φＴがハイレベルにされるため外部から供給された書
込みデータが選択状態のラッチ回路ＬＴｉにラッチされ
るとともに、制御信号φＴによってオンされているトラ
ンスファＭＯ５ＦＥＴ　Ｔ、。〜Ｔｍ工を介して１選択
状態のワード線に接続されているすべてのメモリセルに
ラッチ回路ＬＴ、〜ＬＴｍのラッチデータと同一のデー
タがライトスル一方式で書き込まれる。このとき、アド
レスレジスタＡＲＧではアドレス信号の取込は実行され
ない。

一方、アドレス比較器ＣＭＰにおける比較結果が゛′不
一致″のときは制御信号φＣ１φＴがともにハイレベル
にされる。そのため書込みデータはカラムアドレスに対
応するラッチ回路ＬＴｉにラッチされるとともに全ラッ
チ回路ＬＴ０〜ＬＴｍのデータが同時に選択された同一
行のメモリセルに書き込まれ、かつ内部アドレス信号ａ
０〜８ｋがアドレスレジスタＡＲＧに格納される。

第５図には本発明に係る半導体記憶装置の第２の実施例
が示されている。

第１図の実施例ではアドレス比較器ＣＭＰにおける比較
結果が出るのを待って、不一致のときにのみアドレス信
号をワードデコーダＤＲ，〜ＤＲｎに供給してメモリセ
ルを選択するようにしている。これによって、ミスヒツ
トのときのデータの読み出しは多少遅れるが、デコーダ
の開動回数が減少されることにより消費電流が少ないと
いうメリットがある。

これに対し、第４図の実施例ではアドレス比較器ＣＭＰ
における比較と並行してメモリアレイＭ−ＡＲＹのアク
セスを行なうようにしている。これによって多少消費電
流は多くなるが、ミスヒツトの際のデータの読み出しは
速くなる。

以上説明したように上記実施例は、読出し書込み可能な
半導体メモリ（ダイナミックＲＡＭ）内の、全データ線
上にトランスファゲートと同時に読み出されたデータを
保持可能なデータレジスタとを設けるとともに、アドレ
スレジスタおよびこのアドレスレジスタに格納されたア
ドレスと外部から供給されるアドレスとを比較するアド
レス比較器を設け、アドレスが一致しないときは上記ト
ランスファゲートを開いてデータ線上の全データをデー
タレジスタに保持させ、アドレスが一致したときはトラ
ンスファゲートを閉じたまま上記データレジスタ内から
所望のデータを外部へ出力させるようにしたので、デー
タ線上のデータレジスタがキャッシュメモリとして機能
する。そのため、同一半導体チップ上にメインメモリと
キャッシュメモリが内蔵されていることになり、メイン
メモリ・キャッシュメモリ間のデータ転送サイクルを短
縮できるとともに、データ転送単位が従来のメインメモ
リとキャッシュメモリ間のワード単位（３２ビツト）に
制限されず１ブロック分に相当する量（選択されたワー
ド線上の全メモリセル数）のデータを一時に転送させる
ことができ、転送サイクル数を大幅に減少させることが
できる。これによって、バッファ記憶システムを容易に
構成できるとともにキャッシュメモリとメインメモリ間
のデータ転送時間を短縮し、システムのスループットを
向上させるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない１例えば上記実施例ではア
ドレスレジスタおよびアドレス比較器をメモリアレイと
同一チップ上に形成しているが、これらはチップの外部
に外付は回路として設けることも可能である。

また、上記実施例ではメモリアレイがダイナミック形メ
モリセルで構成されているとしたが、メモリアレイはス
タティック形メモリセルで構成されていてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
適用したものについて説明したが、この発明はそれに限
定されず１通信用バッファメモリや画像用フィールドメ
モリその他のバッファ記憶装置に一般に利用することが
できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、本発明に係る半導体記憶装置を使用すると、
バッファ記憶システムを容易に構成できるとともに、キ
ャッシュメモリとメインメモリ間のデータ転送時間を短
縮し、システムのスルーブツトを向上させることができ
る。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の第１の実施例を
示すブロック図、 第２図はコントロール回路の構成例を示す論理構成図、 第３図はラッチ回路の構成例を示す回路図、第４図は実
施例の記憶装置の動作タイミングを示すタイムチャート
５ 第５図は本発明に係る半導体記憶装置の第２の実施例を
示すブロック図である。 Ｍ　−Ａ　ＲＹ　−−・−メモリアレイ、ＬＴ、　〜Ｌ
Ｔｍ・・・・ラッチ回路、ＤＲＧ・・・・データレジス
タ、Ｔ、。〜Ｔｍ、・・・・トランスファＭＯ８ＦＥＴ
、ＸＤ、〜ＸＤｎ・・・・ワードデコーダ。 ＡＲＧ・・ ・・アドレスレジスタ、 ＣＭＰ・・・・アドレス比較 器。 第 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、記憶セルがマトリックス状に配置されてなるメモリ
   アレイと、外部からのアドレスに基づいて該メモリアレ
   イ内の任意の記憶セルを選択するための選択回路と、上
   記メモリアレイから読み出されたデータをラッチするデ
   ータ保持手段と、該データ保持手段と上記メモリアレイ
   間に設けられたスイッチ手段とを備え、上記メモリアレ
   イ内に記憶されたデータの一部が上記スイッチ手段を介
   して上記データ保持手段に保持されるように構成されて
   なることを特徴とする半導体記憶装置。 ２、アドレスを保持可能なアドレス保持手段と、該アド
   レス保持手段に保持されたアドレスと、外部から供給さ
   れたアドレスとを比較するアドレス比較手段とを備え、
   上記アドレス保持手段内のアドレスに対応されたメモリ
   アレイ内のデータが上記データ保持手段に保持され、上
   記アドレス比較手段における比較の結果、２つのアドレ
   スが一致したときは、上記データ保持手段に対し、デー
   タの読出しおよび書込みが実行されるように構成されて
   いることを特徴とする請求項１記載の半導体記憶装置。 ３、上記選択回路の前段にトランスファゲートを有し、
   上記アドレス比較手段における比較の結果、２つのアド
   レスが一致しなかった場合に上記トランスファゲートを
   介して外部からのアドレスが上記選択回路に供給され、
   メモリアレイのアクセスが実行されるように構成されて
   いることを特徴とする請求項２記載の半導体記憶装置。