JPH0222859A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0222859A JPH0222859A JP63173230A JP17323088A JPH0222859A JP H0222859 A JPH0222859 A JP H0222859A JP 63173230 A JP63173230 A JP 63173230A JP 17323088 A JP17323088 A JP 17323088A JP H0222859 A JPH0222859 A JP H0222859A
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- JP
- Japan
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- well
- transistor
- diffusion region
- semiconductor substrate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に相補型ＭＯＳトランジ
スタを有する半導体装置に関する。
スタを有する半導体装置に関する。
相補型ＭＯＳトランジスタ（以下ＣＭＯＳと記す）を有
する半導体装置ではラッチアップという異常現象を生ず
ることがある。
する半導体装置ではラッチアップという異常現象を生ず
ることがある。
第４図は従来の半導体装置を説明するための半導体チッ
プの模式断面図である。
プの模式断面図である。
第４図に示すように、Ｎ型半導体基板１に設けたＰ型ウ
ェル２と、Ｐ型ウェル２の上に設けたゲート電４１ｉ３
と、ゲート電極３に整合してＰ型ウェル２内に設けたＮ
１型のソース領域４及びドレイン領域５と、ソース領域
４に隣接してＰ型ウェル２内に設けたウェルコンタクト
用のＰ＋型拡散領域６とを有してＮチャネル型ＭＯ８）
ランジスタを構成する゛、また同様に、Ｎ型ウェル２以
外のＮ型半導体基板１の上に設けたゲート電極７と、ゲ
ート電ｓｉ７に整合してＮ型半導体基板１内に設けたＰ
型のソース領域８及びドレイン領域９と、ソース領域８
に隣接して設けた基板コンタクト用のＮ＋型拡散領域１
０とを有してＰチャネル型ＭｏＳトランジスタを構成す
る。
ェル２と、Ｐ型ウェル２の上に設けたゲート電４１ｉ３
と、ゲート電極３に整合してＰ型ウェル２内に設けたＮ
１型のソース領域４及びドレイン領域５と、ソース領域
４に隣接してＰ型ウェル２内に設けたウェルコンタクト
用のＰ＋型拡散領域６とを有してＮチャネル型ＭＯ８）
ランジスタを構成する゛、また同様に、Ｎ型ウェル２以
外のＮ型半導体基板１の上に設けたゲート電極７と、ゲ
ート電ｓｉ７に整合してＮ型半導体基板１内に設けたＰ
型のソース領域８及びドレイン領域９と、ソース領域８
に隣接して設けた基板コンタクト用のＮ＋型拡散領域１
０とを有してＰチャネル型ＭｏＳトランジスタを構成す
る。
次に、ソース領域８及びＮ＋型拡散領域１０を電源ＶＤ
Ｄに接続し、ソース領域４及びＰ＋型拡散領域６を電源
Ｖ５５に接続し、ゲート電極３とゲート電極７を接続し
て入力端とし、ドレイン領域５とドレイン領域９を接続
して出力端としてＣＭＯ３の出力回路を構成する。
Ｄに接続し、ソース領域４及びＰ＋型拡散領域６を電源
Ｖ５５に接続し、ゲート電極３とゲート電極７を接続し
て入力端とし、ドレイン領域５とドレイン領域９を接続
して出力端としてＣＭＯ３の出力回路を構成する。
ここで、出力端にアンダーシュート等の負電位が印加さ
れ、ドレイン領域５にＰ型ウェル２から順方向の大電流
が流れた場合、Ｐ型ウェル２内の抵抗で生じる電圧でト
レイン領域５をエミッタ、Ｐ型ウェル２をベース、Ｎ型
半導体基板１をコレクタとする寄生ＮＰＮトランジスタ
のベースがバイアスされて導通し、このコレクタ電流に
より、ソース領域８をエミッタ、Ｎ型半導体基板１をベ
ース、Ｐ型ウェル２をコレクタとする寄生ＰＮＰトラジ
スタＴ、のベースに基板抵抗Ｒ１に生ずる電圧がバイア
スされてトランジスタＴ１が導通し、トランジスタＴ、
のコレクタ電流によりソース領域４をエミッタ、Ｐ型ウ
ェル２をベース、Ｎ型半導体基板１をコレクタとする寄
生ＮＰＮトランジスタＴ２が導通する。この結果、Ｔ
＋ 、 Ｔ ２からなるループに正帰還がかかり、寄生
ＰＮＰＮサイリスタが導通状態となり、アンダーシュー
トがなくなっても電源Ｖ ＤＤ −Ｖ ５１１１間に定
常的な大電流が流れ、配線の断線や素子の破壊を引き起
す。
れ、ドレイン領域５にＰ型ウェル２から順方向の大電流
が流れた場合、Ｐ型ウェル２内の抵抗で生じる電圧でト
レイン領域５をエミッタ、Ｐ型ウェル２をベース、Ｎ型
半導体基板１をコレクタとする寄生ＮＰＮトランジスタ
のベースがバイアスされて導通し、このコレクタ電流に
より、ソース領域８をエミッタ、Ｎ型半導体基板１をベ
ース、Ｐ型ウェル２をコレクタとする寄生ＰＮＰトラジ
スタＴ、のベースに基板抵抗Ｒ１に生ずる電圧がバイア
スされてトランジスタＴ１が導通し、トランジスタＴ、
のコレクタ電流によりソース領域４をエミッタ、Ｐ型ウ
ェル２をベース、Ｎ型半導体基板１をコレクタとする寄
生ＮＰＮトランジスタＴ２が導通する。この結果、Ｔ
＋ 、 Ｔ ２からなるループに正帰還がかかり、寄生
ＰＮＰＮサイリスタが導通状態となり、アンダーシュー
トがなくなっても電源Ｖ ＤＤ −Ｖ ５１１１間に定
常的な大電流が流れ、配線の断線や素子の破壊を引き起
す。
従来技術では、このようなラッチアップ対策として、例
えば、ソース領域８とＰ型ウェル２の間の距離を大きく
して寄生ＰＮＰ）ランジスタＴ。
えば、ソース領域８とＰ型ウェル２の間の距離を大きく
して寄生ＰＮＰ）ランジスタＴ。
のベース幅を広げ、Ｔ１の電流増幅率を低下させてラッ
チアップを抑制する方法や、第５図に示すように、Ｎチ
ャネルトラジスタとＰチャネルトランジスタとの間にＰ
型ウェル２のコンタクト用のＰ１拡散領域を設けて寄生
ＮＰＮトランジスタＴ２のベース・エミッタ間抵抗を抵
抗Ｒ８と抵抗Ｒ４の合成抵抗とすることにより抵抗値を
下げ、ベースがバイアスされ難くする方法、同様にＮ型
半導体基板のコンタクト用のＮ＋型拡散領域を設けて寄
生ＰＮＰ トランジスタのＴ１のベース・エミッタ間抵
抗を抵抗Ｒ１と抵抗Ｒ２の合成抵抗として抵抗値を下げ
ベースがバイアスされ難くする方法によりラッチアップ
を抑制していた。
チアップを抑制する方法や、第５図に示すように、Ｎチ
ャネルトラジスタとＰチャネルトランジスタとの間にＰ
型ウェル２のコンタクト用のＰ１拡散領域を設けて寄生
ＮＰＮトランジスタＴ２のベース・エミッタ間抵抗を抵
抗Ｒ８と抵抗Ｒ４の合成抵抗とすることにより抵抗値を
下げ、ベースがバイアスされ難くする方法、同様にＮ型
半導体基板のコンタクト用のＮ＋型拡散領域を設けて寄
生ＰＮＰ トランジスタのＴ１のベース・エミッタ間抵
抗を抵抗Ｒ１と抵抗Ｒ２の合成抵抗として抵抗値を下げ
ベースがバイアスされ難くする方法によりラッチアップ
を抑制していた。
上述した従来の半導体装置は、Ｎチャネル型ＭＯＳトラ
ンジスタとＰチャネル型ＭＯ８）ランジスタの中間に設
けてラッチアップを抑制するためのＰ＋型拡散領域又は
Ｎ＋型拡散領域はいずれもその拡散領域の底が浅く、ま
たＰ型ウェルはその表面にＮチャネル型ＭＯＳトランジ
スタを形成するためのＰ型ウェルなので、表面不純物濃
度を低くするため、Ｐ型ウェルそのものの不純物濃度を
低濃度にせざるを得なかった。そのため、出力端から流
入するキャリアの吸収には、十分な効果が得られず、通
常、出力回路を構成するＣＭＯ３のＰチャネル型トラン
ジスタとＮチャネル型トランジスタは基板コンタクト又
はウェルコンタクト用の拡散領域を中間に配置し、かつ
、ラッチアップを抑制するために十分な距１！！＜数１
００μｍ）に離す必要があり、そのため、チップ面積が
大きくなり、Ｐチャネル型トランジスタとＮチャネル型
トランジスタの配置に制約を受けることが多かった。
ンジスタとＰチャネル型ＭＯ８）ランジスタの中間に設
けてラッチアップを抑制するためのＰ＋型拡散領域又は
Ｎ＋型拡散領域はいずれもその拡散領域の底が浅く、ま
たＰ型ウェルはその表面にＮチャネル型ＭＯＳトランジ
スタを形成するためのＰ型ウェルなので、表面不純物濃
度を低くするため、Ｐ型ウェルそのものの不純物濃度を
低濃度にせざるを得なかった。そのため、出力端から流
入するキャリアの吸収には、十分な効果が得られず、通
常、出力回路を構成するＣＭＯ３のＰチャネル型トラン
ジスタとＮチャネル型トランジスタは基板コンタクト又
はウェルコンタクト用の拡散領域を中間に配置し、かつ
、ラッチアップを抑制するために十分な距１！！＜数１
００μｍ）に離す必要があり、そのため、チップ面積が
大きくなり、Ｐチャネル型トランジスタとＮチャネル型
トランジスタの配置に制約を受けることが多かった。
また、高耐圧トランジスタと低耐圧トランジスタを同一
半導体チップ上に形成する際、高耐圧を得るために半導
体基板の不純物濃度又はエピタキシャル層の不純物濃度
を低くすることにより空乏層を耐圧に十分なだけ伸びる
ようにする方法が一般的であり、この場合、半導体基板
又はエピタキシャル層の不純物濃度を下げると抵抗が高
くなるため、ＣＭＯ３部の寄生トランジスタの半導体基
板又はエピタキシャル層による寄生抵抗が大きくなり、
よりラッチアップが発生しやすくなるという欠点があっ
た。
半導体チップ上に形成する際、高耐圧を得るために半導
体基板の不純物濃度又はエピタキシャル層の不純物濃度
を低くすることにより空乏層を耐圧に十分なだけ伸びる
ようにする方法が一般的であり、この場合、半導体基板
又はエピタキシャル層の不純物濃度を下げると抵抗が高
くなるため、ＣＭＯ３部の寄生トランジスタの半導体基
板又はエピタキシャル層による寄生抵抗が大きくなり、
よりラッチアップが発生しやすくなるという欠点があっ
た。
本発明の半導体装置は、−導電型半導体基板の主表面に
設けた逆導電型のウェルと、前記ウェル及び前記ウェル
以外の前記半導体基板のそれぞれに設けて互に相補の関
係にあるＭＯ８型トランジスタを有する半導体装置にお
いて、前記互に相補の関係にあるＭＯ３型トランジスタ
の中間の前記半導体基板内に設けてラッチアップ現象の
発生を防止するための前記ウェルよりも深い拡散領域を
有している。
設けた逆導電型のウェルと、前記ウェル及び前記ウェル
以外の前記半導体基板のそれぞれに設けて互に相補の関
係にあるＭＯ８型トランジスタを有する半導体装置にお
いて、前記互に相補の関係にあるＭＯ３型トランジスタ
の中間の前記半導体基板内に設けてラッチアップ現象の
発生を防止するための前記ウェルよりも深い拡散領域を
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
チップの模式断面図である。
チップの模式断面図である。
第１図に示すように、Ｎ型半導体基板１の主面に設けた
Ｐ型ウェル２と、Ｐ型ウェル２の上に設けたゲート電極
３と、ゲート電極３に整合してＰ型ウェル２内に設けた
Ｎ＋型のソース領域４及びＮ＋型のドレイン領域５と、
ソース領域４に隣接してＰ型ウェル２内に設けたウェル
コンタクト用のＰ＋型拡散領域６とを有してＮチャネル
型ＭｏＳトランジスタを構成する。また、Ｎ型ウェル２
以外のＮ型半導体基板１の上に設けたゲート電ｉ７と、
ゲート電極７に整合してＮ型半導体基板１に設けたＰ＋
型のソース領域８及びドレイン領域９と、ソース領域８
に隣接して設けた基板コンタクト用のＮ＋型拡散領域１
０とを有してＰチャネル型ＭＯ３）ランジスタを構成す
る。前記Ｎチャネル型ＭｏＳトランジスタとＰチャネル
型ＭＯＳトランジスタの中間にラッチアップを抑制する
ためのＰ型ウェル２と接続し且つＰ型ウェルよりも深く
形成したＰ＋型拡散領域１１及びＰ＋型拡散領域１１に
隣接して設けたＮ＋型拡散領域１２を有してＣＭＯ３を
構成する。
Ｐ型ウェル２と、Ｐ型ウェル２の上に設けたゲート電極
３と、ゲート電極３に整合してＰ型ウェル２内に設けた
Ｎ＋型のソース領域４及びＮ＋型のドレイン領域５と、
ソース領域４に隣接してＰ型ウェル２内に設けたウェル
コンタクト用のＰ＋型拡散領域６とを有してＮチャネル
型ＭｏＳトランジスタを構成する。また、Ｎ型ウェル２
以外のＮ型半導体基板１の上に設けたゲート電ｉ７と、
ゲート電極７に整合してＮ型半導体基板１に設けたＰ＋
型のソース領域８及びドレイン領域９と、ソース領域８
に隣接して設けた基板コンタクト用のＮ＋型拡散領域１
０とを有してＰチャネル型ＭＯ３）ランジスタを構成す
る。前記Ｎチャネル型ＭｏＳトランジスタとＰチャネル
型ＭＯＳトランジスタの中間にラッチアップを抑制する
ためのＰ型ウェル２と接続し且つＰ型ウェルよりも深く
形成したＰ＋型拡散領域１１及びＰ＋型拡散領域１１に
隣接して設けたＮ＋型拡散領域１２を有してＣＭＯ３を
構成する。
次に、ソース領域８及びＮ＋型拡散領域１０゜１２を電
源ｖＤＤに接続し、ソース領域４及びＰ１型拡散領域′
６，１１を電源ＶＨに接続し、ゲート電極３とゲート電
極７を接続して入力端とし、ド。
源ｖＤＤに接続し、ソース領域４及びＰ１型拡散領域′
６，１１を電源ＶＨに接続し、ゲート電極３とゲート電
極７を接続して入力端とし、ド。
レイン領域５とドレイン領域９を接続して出力端として
ＣＭＯ３の出力回路を構成する。
ＣＭＯ３の出力回路を構成する。
このよう′に、ソース領域８をエミッタ、Ｎ型半導体基
板１をベース、Ｐ型ウェル２をコレクタとする寄生ＰＮ
Ｐ）コレクタＴ、のベース・エミッタ間抵抗を基板抵抗
Ｒ１とＲ２の合成抵抗とすることにより抵抗値を下げて
寄生ＰＮＰ）ランジスタのベースがバイアスされ難くし
、且つ、ソース領域４をエミッタ、Ｐ型ウェル２をベー
ス、Ｎ型半導体基板１をコレクタとする寄生ＮＰＮトラ
ンジスタＴ２のベース・エミッタ間抵抗をウェル抵抗Ｒ
９とＲ４の合成抵抗により抵抗値を下げて寄生トランジ
スタＴ２のベースがバイアスされ難くすることができる
と共に、Ｐ型ウェル２よりも深く形成したＰ＋型拡散領
域１１及びＮ＋型拡散領域１２によりＰチャネル型ＭＯ
３）ランジスタとＮチャネル型ＭＯＳトランジスタの距
離も実質的に縮減できる。
板１をベース、Ｐ型ウェル２をコレクタとする寄生ＰＮ
Ｐ）コレクタＴ、のベース・エミッタ間抵抗を基板抵抗
Ｒ１とＲ２の合成抵抗とすることにより抵抗値を下げて
寄生ＰＮＰ）ランジスタのベースがバイアスされ難くし
、且つ、ソース領域４をエミッタ、Ｐ型ウェル２をベー
ス、Ｎ型半導体基板１をコレクタとする寄生ＮＰＮトラ
ンジスタＴ２のベース・エミッタ間抵抗をウェル抵抗Ｒ
９とＲ４の合成抵抗により抵抗値を下げて寄生トランジ
スタＴ２のベースがバイアスされ難くすることができる
と共に、Ｐ型ウェル２よりも深く形成したＰ＋型拡散領
域１１及びＮ＋型拡散領域１２によりＰチャネル型ＭＯ
３）ランジスタとＮチャネル型ＭＯＳトランジスタの距
離も実質的に縮減できる。
第２図及び第３図は本発明の第２、第３の実施例を説明
するための半導体チップの模式断面図である。
するための半導体チップの模式断面図である。
第２図及び第３図に示すように、第２の実施例では、ラ
ッチアップを抑制するためにＰ型ウェル２よりも深い高
濃度のＰ＋型拡散領域１１のみを設け、第３の実施例で
は高濃度でＮ＋型拡散領域１２のみを設けている。
ッチアップを抑制するためにＰ型ウェル２よりも深い高
濃度のＰ＋型拡散領域１１のみを設け、第３の実施例で
は高濃度でＮ＋型拡散領域１２のみを設けている。
以上説明したように本発明は、ＣＭＯ３を構成するＰチ
ャネル型ＭＯ３）ランジスタとＮチャネル型ＭＯＳトラ
ンジスタの中間にＭＯＳトランジスタを形成するための
ウェルより深く形成した拡散領域により、ＣＭＯ８のラ
ッチアップを抑制すると同時にＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとの間隔を
縮減でき半導体装置の高集積化を向上させるという効果
を有する。
ャネル型ＭＯ３）ランジスタとＮチャネル型ＭＯＳトラ
ンジスタの中間にＭＯＳトランジスタを形成するための
ウェルより深く形成した拡散領域により、ＣＭＯ８のラ
ッチアップを抑制すると同時にＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとの間隔を
縮減でき半導体装置の高集積化を向上させるという効果
を有する。
第１図乃至第３図は本発明の第１乃至第３の実施例を説
明するための半導体チップの模式断面図、第４図及び第
５図は従来の半導体装置の第１及び第２の例を説明する
ための半導体チップの模式断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐ型ウェル、３・・
・ゲート電極、４・・・ソース領域、５・・・ドレイン
領域、６・・・Ｐ＋型拡散領域、７・・・ゲート電極、
８・・・ソース領域、９・・・トレイン領域、１０・・
・Ｎ＋型拡散領域、１１・・・Ｐ＋型拡散領域、１２・
・・Ｎ＋型拡散領域、１３・・・Ｐ“型拡散領域、１４
・・・Ｎ＋型拡散領域、Ｔ、・・・寄生ＰＮＰトランジ
スタ、Ｔ２・・・寄生ＮＰＮ）ランジスタ、Ｒ，、Ｒ２
・・・基板抵抗、Ｒｓ 、 Ｒ４・・・ウェル抵抗。
明するための半導体チップの模式断面図、第４図及び第
５図は従来の半導体装置の第１及び第２の例を説明する
ための半導体チップの模式断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐ型ウェル、３・・
・ゲート電極、４・・・ソース領域、５・・・ドレイン
領域、６・・・Ｐ＋型拡散領域、７・・・ゲート電極、
８・・・ソース領域、９・・・トレイン領域、１０・・
・Ｎ＋型拡散領域、１１・・・Ｐ＋型拡散領域、１２・
・・Ｎ＋型拡散領域、１３・・・Ｐ“型拡散領域、１４
・・・Ｎ＋型拡散領域、Ｔ、・・・寄生ＰＮＰトランジ
スタ、Ｔ２・・・寄生ＮＰＮ）ランジスタ、Ｒ，、Ｒ２
・・・基板抵抗、Ｒｓ 、 Ｒ４・・・ウェル抵抗。
Claims (1)
- 一導電型半導体基板の主表面に設けた逆導電型のウェル
と、前記ウェル及び前記ウェル以外の前記半導体基板の
それぞれに設けて互に相補の関係にあるＭＯＳ型トラン
ジスタを有する半導体装置において、前記互に相補の関
係にあるＭＯＳ型トランジスタの中間の前記半導体基板
内に設けてラッチアップ現象の発生を防止するための前
記ウェルよりも深い拡散領域を有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173230A JPH0222859A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173230A JPH0222859A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222859A true JPH0222859A (ja) | 1990-01-25 |
Family
ID=15956559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173230A Pending JPH0222859A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680091A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Reduced latch-up CMOS device and method of fabrication |
-
1988
- 1988-07-11 JP JP63173230A patent/JPH0222859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680091A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Reduced latch-up CMOS device and method of fabrication |
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