JPH05335500A - Ｃｍｏｓ出力回路 - Google Patents

Ｃｍｏｓ出力回路

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JPH05335500A
JPH05335500A JP4137018A JP13701892A JPH05335500A JP H05335500 A JPH05335500 A JP H05335500A JP 4137018 A JP4137018 A JP 4137018A JP 13701892 A JP13701892 A JP 13701892A JP H05335500 A JPH05335500 A JP H05335500A
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  • Electrodes Of Semiconductors (AREA)
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Abstract

(57)【要約】 【目的】 ＯＵＴへのトリガ電圧の印加によるラッチア
ップを簡単な構成で減少させる。 【構成】 ＰＭＯＳとＮＭＯＳがＶＣＣとＶＳＳとの間
に直列に接続されたＣＭＯＳ出力回路において、該ＭＯ
Ｓトランジスタのソース側に直列に抵抗成分を付加す
る。これにより、ＶＣＣとＶＳＳとの間に寄生的に形成
されるバイポーラトランジスタＴ２，Ｔ３のエミッタ部
に直列に寄生抵抗Ｒ３，Ｒ４が接続される。そのため、
ＯＵＴへのトリガ電圧印加時に流れるコレクタ電流が寄
生抵抗Ｒ３，Ｒ４によって制限され、トランジスタＴ３
がオン状態へ移行しにくくなる。従って、トランジスタ
Ｔ２とＴ３に互いに正帰還がかからず、ラッチアップ状
態が発生しにくくなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（Complement
ary Metal-Oxide Semiconductor)型半導体集積回路にお
けるラッチアップ防止用のＣＭＯＳ出力回路に関するも
のである。
【０００２】
【従来の技術】図２は、従来の一般的なＣＭＯＳ型半導
体集積回路におけるＣＭＯＳ出力回路の概略の断面図、
及び図３は図２のＣＭＯＳ出力回路に寄生的に形成され
るバイポーラトランジスタ及び抵抗の接続関係を示す回
路図である。図２に示すＣＭＯＳ出力回路は、例えばＮ
型サブストレート（基板）１に形成されている。このＮ
型サブストレート１内には、Ｐウェル２が形成され、該
サブストレート１の主表面に、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳという）１０が形成され、さ
らに該Ｐウェル２の主表面に、Ｎチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）２０が形成されてい
る。ＰＭＯＳ１０は、サブストレート１の主表面に形成
されたｐ+ 拡散層からなるソース１０Ｓ及びドレイン１
０Ｄと、そのソース１０Ｓ及びドレイン１０Ｄ間に形成
されたゲート１０Ｇとで構成されている。ＮＭＯＳ２０
は、Ｐウェル２の主表面に形成されたｎ+ 拡散層からな
るソース２０Ｓ及びドレイン２０Ｄと、そのソース２０
Ｓ及びドレイン２０Ｄ間に形成されたゲート２０Ｇとで
構成されている。また、ＰＭＯＳ１０のソース１０Ｓの
近傍にはｎ+ 拡散層３１が形成されると共に、ＮＭＯＳ
２０のソース２０Ｓの近傍にもｐ+ 拡散層３２が形成さ
れている。
【０００３】ＰＭＯＳ１０のソース１０Ｓ及びｎ+ 拡散
層３１は高位電源（以下、ＶＣＣという）に接続され、
ＰＭＯＳ１０のゲート１０ＧとＮＭＯＳ２０のゲート２
０Ｇが入力端子ＩＮに共通接続され、さらにＰＭＯＳ１
０のドレイン１０ＤとＮＭＯＳ２０のドレイン２０Ｄが
出力端子ＯＵＴに共通接続されている。ＮＭＯＳ２０の
ソース２０Ｓとｐ+ 拡散層３２は、低位電源（以下、Ｖ
ＳＳという）に接続されている。このようなＣＭＯＳ出
力回路では、図３にも示すように、通常、寄生的にバイ
ポーラトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４及び寄生抵
抗Ｒ２が形成される。図２において、ドレイン１０Ｄと
Ｐウェル２の間には寄生的にＰＮＰトランジスタＴ１が
形成されると共に、ソース１０ＳとＰウェル２との間に
もＰＮＰトランジスタＴ３が形成される。さらに、サブ
ストレート１とソース２０Ｓ及びドレイン２０Ｄとの間
にも、寄生的にＮＰＮトランジスタＴ２，Ｔ４がそれぞ
れ形成される。トランジスタＴ１とＴ３のベースはｎ+
拡散層３１に接続され、さらにトランジスタ２と４のベ
ースがｐ+ 拡散層３２に接続されている。
【０００４】また、図３に示すように、Ｐウェル２内に
寄生抵抗Ｒ１が形成され、それがトランジスタＴ１のコ
レクタ、トランジスタＴ２のベース、トランジスタＴ３
のコレクタ、及びトランジスタＴ４のベースと、該トラ
ンジスタＴ２のエミッタ及びＶＳＳとの間に接続されて
いる。サブストレート１内の抵抗Ｒ２は、ＶＣＣ及びト
ランジスタＴ３のコレクタと、トランジスタＴ１のベー
ス、トランジスタＴ２のコレクタ、トランジスタＴ３の
ベース及びトランジスタＴ４のコレクタとの間に接続さ
れている。なお、図３中のｉ１，ｉ２はコレクタ電流で
ある。この種のＣＭＯＳ出力回路では、入力端子ＩＮに
“Ｈ”レベル（ＶＣＣレベル）の信号が入力されると、
ＰＭＯＳ１０がオフ状態、ＮＭＯＳ２０がオン状態とな
り、出力端子ＯＵＴが“Ｌ”レベル（ＶＳＳレベル）と
なる。入力端子ＩＮに“Ｌ”レベルの信号が入力される
と、ＰＭＯＳ１０がオン状態、ＮＭＯＳ２０がオフ状態
となり、出力端子ＯＵＴが“Ｈ”レベルとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のＣＭＯＳ出力回路では、出力端子ＯＵＴからのトリ
ガ（一般的には、ＶＣＣレベルよりも高い電圧印加、あ
るいはＶＳＳレベルよりも低い電圧印加）により、ＣＭ
ＯＳ回路特有のラッチアップ現象が発生しやすいという
問題があった。ここで、図３を参照しつつ、ラッチアッ
プ発生に至るメカニズムを説明する。例えば、出力端子
ＯＵＴにＶＣＣレベルよりも高いトリガ電圧が印加され
ると、トランジスタＴ１がオン状態となる。その結果、
コレクタ電流ｉ１が出力端子ＯＵＴからトランジスタＴ
１及びＰウェル２の寄生抵抗Ｒ１を通ってＶＳＳへ流れ
る。このとき、Ｐウェル２内の寄生抵抗Ｒ１のためにト
ランジスタＴ２のベース電位が上昇し、該トランジスタ
Ｔ２のベース・エミッタ間が順バイアスされてオン状態
になる。トランジスタＴ２がオン状態になると、該トラ
ンジスタＴ２のコレクタ電流ｉ２がＶＣＣからサブスト
レート１内の抵抗Ｒ２を通り、さらにトランジスタＴ２
を介してＶＳＳへ流れるため、該サブストレート１内の
抵抗Ｒ２により、トランジスタＴ３のベース電位が下降
し、該ベース・エミッタ間が順バイアスされてオン状態
となる。
【０００６】このようにして、トランジスタＴ２，Ｔ３
がオン状態になると、それらが互いに正帰還がかかり、
出力端子ＯＵＴからのトリガがなくても、ＶＣＣからＶ
ＳＳへ電流が流れ続ける、いわゆるラッチアップ状態と
なり、半導体集積回路の誤動作や電源線の溶断、あるい
は素子の破壊を引き起こす。同様に、出力端子ＯＵＴに
ＶＳＳレベルよりも低いトリガ電圧が印加された場合
も、トランジスタＴ４→Ｔ３→Ｔ２の順で、各トランジ
スタＴ４，Ｔ３，Ｔ２がオン状態になり、やはりラッチ
アップ状態に至る。
【０００７】本発明は、前記従来技術が持っていた課題
として、出力端子ＯＵＴからのトリガによってラッチア
ップが発生しやすく、それを比較的簡単な構成で低減す
ることが困難な点について解決したＣＭＯＳ出力回路を
提供するものである。
【０００８】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＮＭＯＳとＰＭＯＳとが、高位電源
と低位電源との間に直列に接続されたＣＭＯＳ出力回路
において、前記ＮＭＯＳとＰＭＯＳの少なくとも一方の
ソース側に直列に抵抗成分を付加している。第２の発明
では、第１の発明の抵抗成分を、前記ＭＯＳトランジス
タのソース側のコンタクトとゲート間の距離を、ドレイ
ン側のコンタクトとゲート間の距離よりも長くして形成
している。第３の発明では、第１の発明の抵抗成分を、
前記ＭＯＳトランジスタのソース側のコンタクトの数
を、ドレイン側のコンタクトの数よりも少なくしてい
る。
【０００９】
【作用】第１の発明によれば、以上のようにＣＭＯＳ出
力回路を構成したので、ＭＯＳトランジスタのソース側
に直列に抵抗成分を付加することにより、ＶＣＣとＶＳ
Ｓの間に寄生的に形成されるバイポーラトランジスタの
エミッタ部に直列に寄生抵抗が接続される。この寄生抵
抗によってＯＵＴへのトリガ電圧の印加時に寄生トラン
ジスタのオン状態への移行が抑制される。第２の発明に
よれば、ＭＯＳトランジスタのソース側のコンタクトと
ゲート側の距離を、ドレイン側のコンタクトとゲート側
の距離よりも長くすることにより、ＶＣＣとＶＳＳの間
に寄生的に形成されるバイポーラトランジスタのエミッ
タ部に直列に抵抗成分が付加され、その抵抗成分によっ
てＯＵＴへのトリガ電圧印加時における該バイポーラト
ランジスタのオン状態への移行が抑制される。
【００１０】第３の発明によれば、ＭＯＳトランジスタ
のソース側のコンタクトの数を、ドレイン側のコンタク
トの数よりも少なくすることにより、第２の発明と同様
に、寄生トランジスタのエミッタ部に直列に抵抗成分が
付加され、その抵抗成分によってＯＵＴへのトリガ電圧
印加時における該寄生トランジスタのオン状態への移行
が抑制される。従って、前記課題を解決できるのであ
る。
【００１１】
【実施例】図１は、本発明の実施例を示すＣＭＯＳ出力
回路における寄生バイポーラトランジスタ及び抵抗の接
続関係を示す回路図であり、従来の図２及び図３中の要
素と共通の要素には共通の符号が付されている。本実施
例のＣＭＯＳ出力回路は、従来の図３に示す寄生のＮＰ
ＮトランジスタＴ５のエミッタ部及びＰＮＰトランジス
タＴ３のエミッタ部に、それぞれ直列に寄生抵抗Ｒ３，
Ｒ４を付加した構造であり、その他は従来と同一の構造
である。即ち、本実施例のＣＭＯＳ出力回路では、図２
のＰＭＯＳ１０及びＮＭＯＳ２０のソース１０Ｓ，２０
Ｓにそれぞれ直列に寄生抵抗Ｒ３，Ｒ４を付加した構造
になっている。本実施例のＣＭＯＳ出力回路において、
例えば、従来説明と同様に、出力端子ＯＵＴにＶＣＣレ
ベルより高いトリガ電圧が印加された場合、トランジス
タＴ１のエミッタ・ベース間が順バイアスされてオン状
態となり、その結果、Ｐウェル２内の寄生抵抗Ｒ１のた
めにトランジスタＴ１のベース電位が上昇してエミッタ
・ベース間が順バイアスされ、該トランジスタＴ２がオ
ン状態になる。このように、トランジスタＴ１，Ｔ２は
従来と同様にオン状態へ移行するが、該トランジスタＴ
２のエミッタに直列に接続された抵抗Ｒ３により、サブ
ストレート１内の抵抗Ｒ２を流れるコレクタ電流ｉ２が
制限され、トランジスタＴ３のベース電位の下降が従来
より緩和される。その結果、トランジスタＴ３がオン状
態へ移行しにくくなるため、トランジスタＴ２とＴ３に
互いに正帰還がかからず、ラッチアップ状態が発生しに
くくなる。
【００１２】逆に、出力端子ＯＵＴにＶＳＳレベルより
も低いトリガ電圧が印加された場合も、トランジスタＴ
３のエミッタに直列に接続された抵抗Ｒ４により、該ト
ランジスタＴ３のコレクタ電流が制限されるため、トラ
ンジスタＴ２がオン状態へ移行しにくくなり、それによ
ってラッチアップの発生がしにくい。従って、寄生的に
形成されるトランジスタＴ２，Ｔ３のエミッタ部分に寄
生抵抗Ｒ３，Ｒ４をそれぞれ付加した簡単な構造で、ラ
ッチアップを的確に減少できる。図４は、図１の実施例
を実際のＣＭＯＳ出力回路に適用した概略のレイアウト
図である。ＰＭＯＳ１０のソース１０Ｓ側とＮＭＯＳ２
０のソース２０Ｓ側にそれぞれ寄生抵抗Ｒ３とＲ４を付
加するために、次のような手段を講じている。即ち、Ｐ
ＭＯＳ１０のソース１０Ｓ側のコンタクト４１とゲート
１０Ｇとの距離を、ドレイン１０Ｄ側のコンタクト４２
とゲート１０Ｇとの距離よりも長くして該ソース１０Ｓ
部分の抵抗成分を大きくしている。同様に、ＮＭＯＳ２
０のソース２０Ｓ側のコンタクト５１とゲート２０Ｇと
の距離を、ドレイン２０Ｄ側のコンタクト５２とゲート
２０Ｇとの距離よりも長くして該ソース２０Ｓ部分の抵
抗成分を大きくしている。これにより、図１の寄生抵抗
Ｒ３，Ｒ４を簡単に形成でき、ラッチアップを的確に減
少できる。
【００１３】図５は、図１に示す第１の実施例を実際の
ＣＭＯＳ出力回路に適用した概略の他のレイアウト図で
ある。図１の寄生抵抗Ｒ３，Ｒ４を付加するために、Ｐ
ＭＯＳ１０のソース１０Ｓ側のコンタクト４１の数を、
ドレイン１０Ｄ側のコンタクト４２の数よりも少なくし
て該ソース１０Ｓ部分のコンタクト抵抗成分を大きくし
ている。同様に、ＮＭＯＳ２０のソース２０Ｓ側のコン
タクト５１の数を、ドレイン２０Ｄ側のコンタクト５２
の数よりも少なくして、該ソース２０Ｓ部分のコンタク
ト抵抗成分を大きくしている。これにより、寄生抵抗Ｒ
３，Ｒ４を簡単に付加でき、ラッチアップを的確に低減
できる。
【００１４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例では、ＰＭＯＳ１０及びＮＭＯＳ２
０のソース１０Ｓ，２０Ｓ側に寄生抵抗Ｒ３，Ｒ４をそ
れぞれ形成しているが、そのいずれか一方に寄生抵抗Ｒ
３またはＲ４を形成しても、出力端子ＯＵＴに印加され
るトリガ電圧の極性によってはラッチアップを減少でき
る。 （ｂ） 上記実施例では、Ｎ型サブストレート１上に形
成されるＣＭＯＳ型集積回路について説明したが、Ｐ型
サブストレート上に形成されるＣＭＯＳ型集積回路につ
いても、上記実施例と同様の作用、効果が得られる。
【００１５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＭＯＳトランジスタのソース側に直列に抵抗
成分を付加したので、ＶＣＣとＶＳＳの間に寄生的に形
成されるバイポーラトランジスのエミッタ部に直列に抵
抗成分が形成され、その抵抗成分によってトリガ電圧印
加時のバイポーラトランジスタのオン状態への移行が抑
制され、簡単な構造でラッチアップの発生を低減でき
る。第２の発明によれば、ＭＯＳトランジスタのソース
側のコンタクトとゲート間の距離を、ドレイン側のコン
タクトとゲート間の距離よりも長くしたので、ＶＣＣと
ＶＳＳの間に寄生的に形成されるバイポーラトランジス
タのエミッタ部に直列に抵抗成分が付加され、その抵抗
成分によって第１の発明と同様に、簡単な構造で的確に
ラッチアップの発生を低減できる。第３の発明によれ
ば、ＭＯＳトランジスタのソース側のコンタクトの数
を、ドレイン側のコンタクトの数よりも少なくしたの
で、第２の発明と同様に、ＶＣＣとＶＳＳの間に寄生的
に形成されるバイポーラトランジスタのエミッタ部に直
列に抵抗成分が付加され、その抵抗成分によって簡単な
構造で的確にラッチアップの発生を低減できる。
【図面の簡単な説明】
【図１】本発明の実施例を示すＣＭＯＳ出力回路におけ
る寄生バイポーラトランジスタ及び抵抗の接続関係を示
す回路図である。
【図２】従来のＣＭＯＳ出力回路の概略の断面図であ
る。
【図３】図２に示すＣＭＯＳ出力回路における寄生バイ
ポーラトランジスタ及び抵抗の接続関係を示す回路図で
ある。
【図４】図１のレイアウト図である。
【図５】図１の他のレイアウト図である。
【符号の説明】
１ Ｎ型サブストレート ２ Ｐウェル １０ ＰＭＯＳ １０Ｄ，２０Ｄ ドレイン １０Ｇ，２０Ｇ ゲート １０Ｓ，２０Ｓ ソース ２０ ＮＭＯＳ Ｔ１，Ｔ３ ＰＮＰトランジスタ Ｔ２，Ｔ４ ＮＰＮトランジスタ Ｒ１，Ｒ３，Ｒ４ 寄生抵抗 Ｒ２ Ｎ型サブストレートの抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＣＣ 高位電源 ＶＳＳ 低位電源

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 Ｎチャネル型ＭＯＳトランジスタとＰチ
    ャネル型ＭＯＳトランジスタとが、高位電源と低位電源
    との間に直列に接続されたＣＭＯＳ出力回路において、 前記Ｎチャネル型ＭＯＳトランジスタとＰチャネル型Ｍ
    ＯＳトランジスタの少なくとも一方のソース側に直列に
    抵抗成分を付加したことを特徴とするＣＭＯＳ出力回
    路。
  2. 【請求項２】 前記抵抗成分は、前記ＭＯＳトランジス
    タのソース側のコンタクトとゲート間の距離を、ドレイ
    ン側のコンタクトとゲート間の距離よりも長くして形成
    したことを特徴とする請求項１記載のＣＭＯＳ出力回
    路。
  3. 【請求項３】 前記抵抗成分は、前記ＭＯＳトランジス
    タのソース側のコンタクトの数を、ドレイン側のコンタ
    クトの数よりも少なくしたことを特徴とする請求項１記
    載のＣＭＯＳ出力回路。
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