JPH02228784A - ニューロコンピュータにおける学習処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 アナログニューロンチップをアナログ時分割伝送路によ
り結合することで実現され学習機能を有するニューロコ
ンピュータにおける学習処理方式少ない配線本数で階層
ネットワークを構成する基本ユニット間でのデータの授
受を実現できるようにすることで、しかも学習処理の前
向き動作をアナログニューロンプロセッサの集合で行う
ことが可能なネットワーク構成データ処理装置を実現で
きるようにすることを目的とし、 アナログ信号を第１のアナログバスから時分割的に入力
し、積和演算を行ってアナログ信号を第２のアナログバ
スに出力するアナログニューロプロセッサの集合からな
るニューラルネットワークと、該ニューラルネットワー
クの制御信号のパターンを格納する制御パターンメモリ
と、該制御パターンメモリと重みメモリのアドレスを発
生するシーケンサと、各アナログニューロプロセッサの
重みデータを格納する重みメモリと、前記ニューラルネ
ットワークと制御パターンメモリとシーケンサと重みメ
モリとを制御するとともに学習アルゴリズムを実行する
ディジタル制御手段と、前記ニューラルネットワークの
入力段に設けられ、該ディジタル制御手段から入力され
る学習アルゴリズムを実行するための入力信号かアナロ
グポートから入力されるアナログ入力信号かの一方を選
択する入力制御手段とからなるように構成する。

〔産業上の利用分野〕

本発明は、ニューロコンピュータに係り、更に詳しくは
、アナログニューロンチップをアナログ時分割伝送路に
より結合することで実現され学習機能を有するニューロ
コンピュータにおける学習処理方式に関する。

〔従来の技術〕

従来の逐次処理コンピュータ（ノイマン型コンピュータ
）では、使用方法や環境の変化に応じてコンピュータの
データ処理機能を調節することが難しいので、適応性を
有するデータ処理方式として、新たに階層ネットワーク
による並列分散処理方式が提唱されてきている。特に、
バックプロパゲージロン法と呼ばれる処理方式（Ｄ、Ｅ
、Ｒｕｍｅｌｈａｒｔ。

Ｇ、ｔ！、）Ｉｉｎｔｏｎ、　ａｎｄ　Ｒ，Ｊ、Ｗｉｌ
ｌｉａｍｓ＋　　”ＬｅａｒｎｉｎｇＩｎｔｅｒｎａｌ
　Ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ　ｂｙ　Ｅｒｒｏｒ
　ＰｒｏｐａｇａｔｉｏｎＰＡＲＡＬＬＥＬ　ＤＩＳＴ
ＲＩＢＵＴＥＤ　ＰＲＯＣＥＳＳＩＮＧ、　Ｖｏｌ、１
．　ｐｐ。

３１Ｂ−３６４，Ｔｈｅ　ＭＩＴ　Ｐｒｅｓｓ、　１９
８６）が、その実用性の高さから注目されている。

バック・プロパゲーション法では、基本ユニットと呼ぶ
一種のノードと重みを持つ内部結合とから階層ネットワ
ークを構成している。第２８図に、基本ユニット１の原
理構成を示す。この基本ユニット１は、連続具ニーロン
モデルに類似した処理を実行する。すなわち、これは多
大カー出力系となっており、複数の入力（ｙｈ　）に対
しそれぞれの内部結合の重み（Ｗｚ　ｈ　ｌを乗じる乗
算処理部２と、それらの全乗算結果を加算する累算処理
部３と、この加貧値に非線形の閾値処理を施して１つの
最終出力Ｘ、を出力する閾値処理部４とを備える。

第２９図は階層型ニューラルネットワークの構成環念図
である。構成の多数の基本ユニット（１−ｈ、　　１−
ｉ、　　１−ｊ）が、第２９図に示すように階層的に接
続されることで、入力信号パターンに対応するところの
出力信号パターンが出力されることになる。

学習時には、出カバターンと目的とする教師パターンの
差が小さ（なるように、各階層間の結合の重み（Ｗｔ　
ｈ　）が決定される。このような学習は、複数の入カバ
ターンに対して行われ、多重化される。また、連想時に
は、入カバターンが学習時に入力した完全情報と少し異
なる不完全な情報であっても、学習時の教師パターンに
近い出カバターンが得られることにより、連想処理が可
能となる。

Ｃ発明が解決しようとする課題〕 このような構成のニューロコンピュータを現実のものと
してい（ためには、階層ネットワークを構成することに
なる基本ユニット１間のデータの授受を、できる限り少
ない配線本数で実現していく必要がある。このことは、
複雑なデータ処理を実現していくために、階層ネットワ
ークの構成をより多層化したり、基本ユニットの数を増
していく必要があるという背景のもとで、どうしても解
決していかなくてはならない課題の１つなのである。

しかしながら、先に説明したデータ転送方式では、第２
９図に示す階層ネットワークの構成からも明らかなよう
に、２つの眉間の配線本数が極めて多くなることから、
階層ネットワークをチップ化するときに、小さくできな
くなると共に、信頼性を高めることができなくなるとい
う問題点がある。例えば、隣接する２つの層の基本ユニ
ット数を同じとし、すべての基本ユニット１が互いに接
続されるという完全結合を想定するならば、配線本数は
基本ユニット数の２乗に比例して増加することになる。

このように、配線本数が急激に増加してしまう。

本発明は、少ない配線本数で階層ネットワークを構成す
る基本ユニット間でのデータの授受を実現できるように
することで、しかも学習処理の前向き動作をアナログニ
ューロンプロセッサの集合で行うことが可能なネットワ
ーク構成データ処理装置を実現できるようにすることを
目的とするものである。

〔課題を解決するための手段〕

第１Ａ図は本発明のニューロコンピュータのシステムブ
ロック図である。

ニューラルネットワーク１８は各層の入力側にある共通
の第１のアナログバスからアナログ信号を時分割で入力
しデジタル重みデータを用いて積和演算を実行してアナ
ログ信号をその層の出力側にある共通の第２のアナログ
バスに出力するアナログニューロプロセッサ（以下ＡＮ
Ｐと記す）の集合を層とする少なくとも１層以上のネッ
トワークである。

制御パターンメモリ１２は前記ニューラルネットワーク
の制御信号のパターンを格納する。重みメモリ１４は重
みデータを格納する。シーケンサ１３は該制御パターン
メモリ１２及び重みメモリＩ４のアドレスを発生する。

デジタル制御手段１５はＭＰＵと主記憶を有する汎用の
処理装置であってネットワーク１８とＤ／Ａ及びＡ／Ｄ
コンバータ１６．１７を介して接続され、前記ニューラ
ルネットワーク、制御パターンメモリ、シーケンサ、重
みメモリの全体を制御する。学習処理のためにＡＮＰネ
ットワーク１８の入力段にはディジタル制御手段１５か
らの信号とアナログ入力信号とが加えられる入力制御手
段１９を設ける。

〔作　　　用〕

アナログ入力信号を時分割でアナログニューロチップに
人力し、この信号と重みデータとの積を取り、この積信
号をそれぞれ加算して得られる積和信号を非線形関数回
路を通して出力することによりアナログニューロチップ
を構成する。このアナログニューロチップを複数個用い
て階層型あるいは帰還型のニューラルネットワーク１８
を構成し、このニューラルネットワーク１８にシーケン
サ１３によってアクセスすべきアドレスが与えられた制
御パターンメモリ１２から出力される制御信号を加える
。またニューラルネットワーク１８には学習等によって
得られる重みデータが重みメモリ１４から供給される。

そしてニューラルネットワーク１８、制御パターンメモ
リ１２、シーケンサ１３、重みメモリＩ４はディジタル
制御手段１５のディジタル信号によって制御され、且つ
管理される。また、ディジタル制御手段１５内のＭＰＵ
では、特に、学習アルゴリズムが実行され、かつ出力信
号のチエツクなどが行われる。このようにして、時分割
アナログ入力信号と時分割アナログ出力信号を用いるこ
とを特徴とするアナログニューロコンピュータシステム
が実現される。

そして、入力制御手段１９は、ディジタル制御手段１５
から入力される学習アルゴリズムの実行のための人力信
号かアナログポートから入力されるアナログ入力信号か
のいずれか一方を選択してＡＮＰに加える。ニューラル
ネットは学習の前向き処理を実行する。

〔実　　栴　　例〕 第１Ｂ図は本発明のニューロチップから構成されるアナ
ログニューロプロセッサ（ＡＮＰ）１１のデュアルイン
ラインパッケージの概略図である。

これは、ＭＢ４４４２と呼ばれニューロンモデルの処理
を実行する。内部の閾値処理部はシグモイド関数で置換
したモデルとなっている。アナログニューロチップはＡ
ＮＰと呼ばれ、アナログデータを入出力するデバイスで
ある。第１Ｃ図は本発明のＡＮＰの内部構成図である。

第１Ｃ図に示すようにＡＮＰＩＩはアナログバスＢｌと
アナログバスＢ２の間に接続される。ＡＮＰＩＩは入力
するアナログ信号と重みを掛けるアナログ乗算部２２、
積の和を求めるアナログ加算部２３、和を保持するサン
プル／ホールド部２４、シグモイド関数の値を出力する
非線形関数部２５よりなる。第１Ｂ図のＡＮＰＩＩの各
端子を説明する。ＡＮＰｌｌの内部はアナログ回路部と
ディジタル回路部から構成されている。＋−６ボルトの
端子は、アナログ回路部のオペアンプに供給される電源
端子である。Ｄ　Ｌｈ及びＤ　ｏ　ｕ　ｔはアナログ入
力信号及び出力信号の端子である。ＡＧＮＤはアナログ
回路部の接地端子である。Ｒｔ十及びＲｔ一端子はアナ
ログ回路部にある積分回路の外付抵抗Ｒの端子であり、
Ｃｔ＋、Ｃｔ一端子は同じ（積分回路の外付キャパシタ
Ｃの端子である。ＤＧＮＤはディジタル回路部のグラン
ド端子である。＋５ボルトはディジタル回路部の電源端
子である。Ｒ３Ｔは積分回路のキャパシタの電荷等のリ
セットを行うリセット信号端子である。ＣＳＩ及びＣ８
Ｏはデイジ−チェーン用制御信号の入出力端子であり、
ＯＣはオフセットキャンセル制御信号用端子、Ｓ／Ｈ端
子は、サンプル／ホールド用制御信号端子、５ＹＮＣは
各層の処理に対する同期信号端子、ＤＣＬＫはアナログ
入力信号の処理を行うための基本クロック信号端子、Ｗ
ＣＬＫはディジタル重みデータを取り込むためのクロッ
ク端子、ＷＤはビットシリアルで人力するディジタル重
みデータ用の端子である。

第２図は、本発明のアナログニューロプロセッサ（ＡＮ
Ｐ）の原理構成図である。

別々のＡＮＰ　（図示せず）から時分割的に送られてく
るアナログ入力信号をアナログバスＢｌからＡＮＰｌｌ
内のアナログ乗算部２２に入力し、このアナログ乗算部
２２ではシフトレジスタ２７を介してビットシリアルに
入力されその後直並列変換されたディジタル重みデータ
ＷＤと掛は算して、アナログ入力信号とディジタル重み
データとの積を示す積信号を得る。次の、アナログ加算
部２３は、外付けの抵抗ＲとキャパシタＣからなるミラ
ー積分回路であって、アナログバスＢ１に接続された前
段の複数のＡＮＰ　（ＡＮＰの存在する場所をノードと
呼ぶ）から時分割で送られるアナログ入力信号とダミー
ノードから送られる閾値用のアナログ入力信号とからそ
れぞれ得られる積信号の和を求めるものである。次に、
サンプル／ホールド部２４で積信号を所望時間待たせる
ためにホールドした後に、さらにそのサンプル／ホール
ドされた出力を非線形関数部２５を介して変換する。出
力制御部２６では、シーケンスジェネレータ２８の制御
を受けて所定時間遅延させた後に、アナログ出力信号Ｄ
　ｏｕｔをアナログバスＢ２へ出力する。なお、シーケ
ンスジェネレータ２８は内部に供給される制御信号も生
成する。そして、位相制御部２９では、おもにＡＮＰ内
のアナログ回路部とディジタル回路部を接続する各スイ
ッチのオンかオフが確実に行われるように、制御信号の
位相を制御するもので、特に、第１のスイッチがオンの
とき第２のスイッチをオフにする場合それ等のスイッチ
が同時にオンする場合がないように制御信号の位相を制
御する。

なお、シーケンスジェネレータ２８は、リセット信号Ｒ
３Ｔ、ＤＣＬＫ、ＷＣＬＫ、５ＹＮＣ。

Ｓ／Ｈ，ＱＣ，ＣＳＩを後述するマスクコントロールブ
ロックから入力するとともにＣ８Ｏを出力し、ＡＮＰの
内部の制御信号を生成する。

ニューラルネットワークでは、同時処理により高速演算
を行う必要がある。本発明では時分割データを使ってい
るが、定常状態では、各ＡＮＰがパイプライン的に同時
処理を行う。理想的なニューラルネットワークでは、ニ
ューロン見他のそれぞれのニューロンに相互結合した結
線が必要であるが、このままシステムを実現しようとす
ると、配線数が多くなる。そこで、本発明では時分割デ
ータを扱うので、各ＡＮＰ内の積和の処理時間が伸びる
が、それを縦方向に、すなわち同層方向にチップを並列
に並べることで、層内のニューロチップを構成するＡＮ
Ｐの同時処理により、その処理時間を改善する。また、
各層ではパイプライン処理が可能で、このことでも処理
時間が小さくなる。アナログバスに接続した例えば３個
の各ニューロチップには、入力が入ってくると、それは
３個とも同時に入り３個とも並列に、そのアナログ電圧
に対して、各ＡＮＰが重みとの積を生成し、それを積分
器のキャパシタに電荷として保持する。

そして、次の時間区域で、同じアナログバスのアナログ
入力に対して、各ＡＮＰは重みとの積を形成し積分器の
キャパシタ内に前の時間区域で決まった積に加え込むこ
とになる。前段のすべてのＡＮＰからのアナログ入力信
号に対する重みとの積に対する和が生成された後、その
和はサンプル／ホールドされる。その後、シグモイド関
数を介して出力されるが、これは、ＣＳＩ制御信号八力
時に出力されか。そして、出力完了後にＣＳＩが立ち下
がり、その後一定時間遅延後にＣ８Ｏを立ち上げて、出
力バスの使用権を同一層内の隣接ニューロチップからな
るＡＮＰに与える。

以下、実施例に従って本発明の詳細な説明する。

第３図はニューロチップである基本ユニットの第１の実
施例構成図である。同図の乗算部３２、加算部３３、閾
値処理部３４は連続ニューロンモデルの実行部であるが
、この実施例では出力保持部３５が存在する。具体的に
は、基本ユニット３１に接続される複数の入力をＹｉ、
この各接続に対応して設定される重みをＷｉとするなら
ば、乗算部３２は、 １−Ｗｉ を算出し、加算部３３は、 Ｘ＝ΣＹｉ　−Ｗｉ−θ を算出する。但し、θは閾値である。閾値部３４は最終
出力をＹとするならば、 Ｙ＝１／　（１＋　ｅｘｐ（−Ｘ））　　・・・ｉｆ）
を算出することになる。

ダミーノードから入力される“＋１″という値に“−θ
”という重みをかけて加算部３３で「Ｘ−θ」の結果が
出力される。従って闇値部３４ではＳ字曲線による変換
だけが行われている。

乗算部３２は、乗算型Ｄ／Ａコンバータ３２ａで構成さ
れ、前段層の基本ユニット３１から、あるいは後述する
ダミーノードの回路からのアナログ信号（入力スイッチ
部３７を介して入力される）の入力と、その入力に対し
て乗算されるべきディジタル信号の重み情報（後述する
重み保持部３８を介して入力される）との乗算を行って
、得られた乗算結果をアナログ信号で出力するよう処理
するもの、加算部３３は、積分器で構成されるアナログ
加算器３３ａとアナログ加算器３３ａの加算結果を保持
する保持回路３３ｂとにより構成される。乗算型Ｄ／Ａ
コンバータ３２ａは、Ｄ／Ａコンバータの基準電圧端子
にアナログ入力信号、を入力し、各ディジタル入力端子
に重みの各ビットをディジタル入力信号として入力する
ものであり、結果として、そのアナログ人力信号と重み
との積を生成する。アナログ加算器３３ａは、乗算型Ｄ
／Ａコンバータ３２ａの出力と、前回に求められて保持
回路３３ｂに保持されている加算値とを加算して新たな
加算値を求めるもの、保持回路３３ｂは、アナログ加算
器３３ａが求めた加算値をホールドするとともに、その
ホールド値を前回の加算値としてアナログ加算器３３ａ
にフィードバンクさせるものである。これらの加算処理
は制御回路３９より出力される加算制御信号に同期して
実行される。閾値部３４は、アナログの関数発生回路で
ある非線形関数発生回路３４ａで構成され、入力に対し
てシグモイド関数等の非線形信号を出力するものである
。乗算結果の累算が闇値（−θ）の加算を含めて終了し
たときに、保持回路３３ｂにホールドされている加算値
Ｘに対し閾値（−θ）を加えて＋１）式のシグモイド関
数の演算処理を施し、アナログ出力値Ｙを得るもの、出
力保持部３５は、サンプルホールド回路で構成され、後
段層の基本ユニット３１への出力となる非線形関数発生
回路３４ａのアナログ信号の出力値Ｙをホールドするも
のである。

また、３６は出力スイッチ部であり、制御回路３９より
の出力制御信号を受けて一定時間ＯＮすることで、出力
保持部３５が保持するところの最終出力をアナログバス
Ｂ２上に出力するよう処理するもの、３７は入力スイッ
チ部であり、制御回路３９よりの入力制御信号を受けて
前段層の基本ユニッ）３１から最終出力からのアナログ
出力が送られてくるときにＯＮすることで人力の受付を
行う。３８は重み保持部であり、パラレルアウトシフト
レジスタ等により構成され、重みメモリから送られてく
るピントシリアルの重み信号がバッファ３８ａのゲート
がオーブン（制御回路３９による重み入力制御信号がオ
ン）された時に、この重み信号を乗舅部３２が必要とす
るビットパラレルの重みとして保持するものである。ビ
ットパラレルの重みは乗算制御信号が与えられたときに
パラレルで乗算部に与えられる。３９はディジタル回路
部の制御回路で外部からの同期信号から内部の同期信号
を生成するもので、内部のアナログ処理の機能の制御を
実行する。

このように構成されることで、第３図の信号処理構成を
採る基本ユニット３１の入出力がアナログ信号でもって
実現されることになるのである。

なお、乗算型Ｄ／Ａコンバータ３２ａは、ディジタル信
号の重み情報をパラレルで受は取るようにするものでも
よいし、重み情報をシリアルで受は取ってからパラレル
変換するようにするものでもよい。あるいは、重み情報
をアナログ信号で構成するならば、乗算型Ｄ／Ａコンバ
ータ３２ａＯ）代わりに、アナログ乗算器を用いること
ができる。

第４図は１個の本発明のニューロチ・７プ（ＡＮＰ）の
実施例の具体的回路図である。

このユニットでは入力部４２、乗算部４３、加算部４４
、サンプル／ホールド部４５、非線形関数部４６、及び
出力部４７から構成され、ここでは、出力保持回路はな
く、サンプル／ホールド部４５が出力保持の機能も有す
るものとする。

入力部４２はオフセットキャンセル部５１と、１倍のバ
ッファ４９から構成されている。１倍のバッファ４９は
電圧フォロアで、オペアンプの出力を一端子にフィード
バックし、子端子に入力電圧を入力することによって構
成される。データ入力はアナログの時分割されたパルス
信号である。

ＯＣはオフセットコントロール信号であり、これが１の
ときアナログスイッチ６６がオンし、１倍のバッファ４
９には、０電圧が強制的に設定される。一方、オフセッ
トコントロール信号ＯＣが、０のときアナログスイッチ
６６はオフされ、他方のアナログスイッチの他方６５が
オンし、データ入力が１倍のバッファ４９に入力される
。すなわち、オフセットコントロール信号ＯＣが１であ
る場合には、ニューロンユニットには０ボルトが強制的
に入力されて乗算器出力までの回路のオペアンプ出力に
生じるオフセット電圧に対するオフセットのキャンセル
の動作を行うようにしている。

アナログスイッチ６５と６６は同図ではＯＣ信号の反転
位相と正相位相でスイッチングの制御が行われているが
、位相制御回路によって、同時オンがないようになって
いる。以後このことをＯＣが「位相制御された」という
言い方をすることにする。

正負切換回路５２は２つの倍数器をカスケード結合して
構成されている。倍数器では人力抵抗（１０にΩ）とフ
ィードバンク抵抗（１０にΩ）によって１０／１０、す
なわち１倍の電圧の反転したものが形成され、それを１
段だけを通すか、２段を通すかによってアナログ電圧の
符号を決定している。

その制御信号はディジタル重みデータの符号ピッ）（Ｓ
ＩＧＮ）であり、この５ＩＧＮビットはＭＯＳスイッチ
７０のゲートに接続されている。この５ＩＧＮの制御信
号も位相制御されている。符号ビットが１である場合に
入力部４２からの入力電圧は第１段目の倍数器で反転さ
れ、さらにスイッチ６７もオンしているので後段の倍数
器も通り、結果として正相となる。また符号ビットが０
である場合には、反転回路６８を介して、スイソ″チロ
９がオンとなる。この時スイッチ６７と７０はオフして
いるため、入力部４２からの入力電圧はスイッチ６９を
介して後段のオペアンプ７１の一端子に人力される。従
って、前段の抵抗７２と後段のオペアンプのフィードバ
ンクの抵抗７３とによって倍数器が形成され、１倍され
た形で反転される。すなわち、符号ビットの正負によっ
て入力部４２の入力が、正または負の電圧として形成さ
れ、これが、興奮性と抑制性のシナプス結合に従った電
圧となる。正負切換回路５２からの出力は乗算部４３の
中にあるＤ／Ａコンバータ５３のＲ−２Ｒ低抵抗路網の
７４の点、すなわち基準電圧端子に入力される。

Ｒ−２Ｒ方式のＤ／Ａコンバータをまず説明する。ＭＳ
ＢからＬＳＢまでのディジタル重みによって内部のスイ
ッチはオンまたはオフをとる。ディジタル値が１である
場合に、電流は右側のスイッチ７５を通って、オペアン
プ７６の仮想接地点７８に流れ込む。オペアンプ７６の
仮想接地点７８は子端子と同じ電圧になるように制御さ
れ、これがグランドであるから仮想的なＯボルトである
。

Ｄ／Ａコンバータ５３においてＲはＩＯＫΩ、２Ｒは２
０にΩである。スイッチの状態に関わらず、２Ｒの抵抗
には電流が流れ、ディジタル値の値に従ってその２Ｒに
流れる重み電流が仮想接地点７８の方に流れるかどうか
が決定される。１番右の２Ｒに流れる電流をｉとする。

右から２番目すなわちＬＳＢに対応する２Ｒの電流は１
番右の２Ｒにかかる電圧を２Ｒで割った値であるから２
ＲＸｉ÷２Ｒでｉとなる。従って１番右の横方向のＲに
は電流２１が流れる。右から３番目の２Ｒには２ＲＸ　
ｉ＋ＲＸ２　ｉの電圧がかかり、これを２Ｒで割るから
２１の電流が流れる。以下同様で左に行くに従って４ｉ
、８ｉとなって２のべき乗で増える電流になる。この２
のべき乗になった重み電流をオペアンプの方に流すか流
さないかを決めているのがＭＳＢからＬＳＢである。従
って、ディジタル重みに対応する電流が２のべき乗の形
で仮想接地７８に流れこみ、オペアンプ７６の入力イン
ピーダンスは無限大であるから、この電流がオペアンプ
３６の帰還抵抗７８に流れる。従って、Ｄ／Ａコンバー
タの出力電圧■。Ｕ、は入力電圧をＥとすれば、 ＋　・　・　・　・＋２１％−ＩＸＤ□ｌ　）となる。

ここで、ＤｏはＬＳＢで、Ｄｎ−＋　がＭＳＢであると
する。すなわち、掛算部４３の出力は等価的に入力電圧
Ｅに重みを掛けた値になっている。

その重み係数はＭＳＢからＬＳＢに人力されるディジタ
ル値で制御されることになる。一方、加算部４４は時分
割多重化アナログ信号の各電圧とディジタル重みデータ
との占積についてミラー積分器を時分割的に使用するこ
とにより累積加算動作を実行する。そして、サンプル／
ホールド回路４５は、加算結果をサンプル／ホールドす
る。

次に加算部４４を説明する。加算部４４は抵抗Ｒと帰還
キャパシタＣによる積分器である。加算部４４の入力部
には時分割加算制御部５５があり、位相制御されたサン
プル／ホールド信号Ｓ／Ｈ信号が１のとき乗算部４３の
出力電圧がオペアンプの仮想接地点７９に入力され、Ｓ
／Ｈ信号がＯのとき反転回路８０によりスイッチ８１が
オンとなって乗算部４３の出力が抵抗Ｒを介してグラン
ドに接続されるので加算部４４帰還キャパシタＣには加
算されないことになる。今、Ｓ／Ｈ信号が１のとき、乗
算部４３の出力電圧は抵抗Ｒを介してオペアンプ１０２
の一端子に入力し、入力電圧を抵抗Ｒで割った電流が仮
想接地を介して帰還キャパシタＣの方に入力される。こ
の後、Ｓ／Ｈ信号がまたＯとなり、乗算部４３と加算部
４４は切り離されるので、乗算部４３は次の入力信号に
対して、重みデータを掛けることができる。キャパシタ
Ｃを含む積分回路の帰還回路８２には４つのスイッチを
用いてオフセットキャンセル機能が付加されている。今
オフセットコントロール信号ＯＣが１になったとすると
、スイッチ８３と８４がオンで、８５と８６がオフとな
る。オフセットコントロール信号ｏＣが０の時には、デ
ータ入力部４２、データ入力端子ＤＡＴＡ　−ｌＮＰｔ
１Ｔに入力電圧が与えられ、それに対応する乗算部４３
の出力が抵抗Ｒを介してキャパシタＣに入力される。こ
の時、スイン４ａ５．８６がオンであり、キャパシタＣ
の極性はオペアンプの一端子に接続されている側か−、
オペアンプ１０２の出力に接続されている側が十である
。次に、オフセットコントロール信号ＯＣが１である場
合にはデータ入力は強制的には０にされる。この場合、
正負切換回路４２及び乗算部４３のＤ／Ａコンバータ５
３を介してもしオフセットがなければ、Ｄ／Ａコンバー
タ４４の出力はＯボルトとなる。しかし、オペアンプ４
９．１０３．７１．１０２があるためにオフセット電圧
が生じ、そのオフセット電圧が加算部４４のキャパシタ
Ｃに蓄えられる。この場合、前のオフセットコントロー
ル信号ＯＣが０である場合と違ってスイッチ８３．８４
がオンとなり、キャパシタＣの＋−の極性は逆転する。

そのため、入力信号が入力された時に生じるオフセット
電圧はオフセットコントロール信号ＯＣを１にすること
により、キャパシタＣの極性が変わり、結果として、オ
フセットがキャンセルされることになる。本発明では、
このように、キャパシタＣの極性の反転を用いて等価的
にオフセットキャンセル機能を有するように構成されて
いる。なお、スイッチ８７はリセット信号によって制御
され、処理開始時にリセット信号が与えられた場合に、
キャパシタＣ１，の電圧を零にし、加算部の出力を強制
的に０にリセットするものである。このＯＣ信号も位相
制御されているものとする。

加算部４４の出力はサンプル／ホールド回路４５の入力
となる。サンプル／ホールド部４５では、位相制御され
たサンプル／ホールド制御信号Ｓ／Ｈｏ　ｕ　Ｌが１で
ある場合に、スイッチ８８を介して加算部４４の出力が
キャパシタＣ６に蓄えられる。

Ｓ　／　Ｈｏｕｔ制御信号が１である場合には、反転回
路９４によってスイッチ９０の制御信号はＯとなり、キ
ャパシタＣ１の一方の端子はグランドに接地されず、ス
イッチ９１がオンになることによりユニットの最終出力
信号がそのスイッチ９１を介してキャパシタＣ１に入力
される。すなわち、その時９最終出力信号がオペアンプ
９６の出力端からフィードバックされてキャパシタＣゎ
の下側に与えられる。従って、キャパシタＣには、加算
部４４の出力から最終出力信号の値を引いた電圧が保持
される。一方Ｓ　／　Ｈｏｕｔ制御信号が０のときには
、スイッチ８９と９０がオンし、キャパシタＣｈの下側
はグランドとなり、結果としてキャパシタＣに蓄えられ
た電圧、すなわち加算部４４の出力から最終出力値を引
いた電圧値がスイッチ８９を介して１倍のオペアンプ９
３の＋側に入力され、そしてこのオペアンプ９３はバッ
ファとして働いて、オペアンプ９３の出力がシグモイド
関数の入力となる。また、Ｓ　／　ＨｏｕＬ制御信号が
１のときスイッチ８８がオンし、キャパシタＣｈには加
算器の出力値と最終出力値との差の電圧が蓄えられてい
るときには、スイッチ９２がオンしている。そのためオ
ペアンプ９３には０ボルトが強制的に入力される。この
時にシグモイド関数４６及びオペアンプ９６．アナログ
スイッチ１００を介してオフセット電圧Δ■がスイッチ
９１を介してＣｈの下側に入力される。したがってＳ／
Ｈ，、を制御信号がＯの時点、すなわちスイッチ８９が
オンでスイッチ９２がオフである場合には、ＣＩ、に蓄
えられた電圧、すなわち（加算部の出力−オフセット電
圧Δ■）がオペアンプ９３とシグモイド関数４６を介し
て最終出力になるが、Ｓ　／　Ｈｏｕｔ信号が１になる
と、この時に生成されるオフセット電圧もΔＶであるか
ら結果として、オフセット電圧かキャンセルされること
になる。

シグモイド関数を生成する非線形関数部は非線形回路選
択制御部があり、位相制御されたＳｅ１５１ｇ信号を１
にするとスイッチ９５がオンし、シグモイド関数の出力
が次段に入力される。しかし、Ｓｅ１５１ｇ信号がＯの
時には反転回路９７を介してスイッチ９８の制御信号が
１となってそれがオンし、シグモイド関数の出力はカッ
トされる。すなわちＳｅ１５１ｇ信号が０の時には、サ
ンプル／ホールド部の出力電圧がシグモイド関数を介さ
ずに直接オペアンプ９６に入力される。オペアンプ９６
は本質的には出力を一端子に直接帰還する１倍のオペア
ンプでバッファの働きをする。すなわち出力インピーダ
ンスを０にするバッファとなる。

出力部４７には時分割アナログ出力部６４と出力制御部
６３が接続されている。ＣＳＩが１のときにはスイッチ
９９がオンで、スイッチ１０１もオンであるため、オペ
アンプ９６の最終出力値がＤＡＴＡ　−０１ｌＴＰＵＴ
に出力され、しかもその一端子にフィードバックされて
、オペアンプ９６は１倍のオペアンプとして働く。それ
と同時に最終出力値がサンプル／ホールド部４５にフィ
ードバックされる。一方、ＣＳＩがＯのときインバータ
１０４を介してスイッチ１００がオンになり、スイッチ
１０１．９９がオフになる。すなわちオペアンプ９６の
出力はＤＡＴＡ　−０ＵＴＰＵＴ線には出力されないこ
とになる。しかし、スイッチ１００がオンすることによ
って１倍のバッファを形成するようにしているためオペ
アンプ９６の電圧フォロア動作は破壊されることなく実
行される。出力部４７は出力制御入力信号ＣＳＩによっ
て出力パルス電圧を伝達するかどうかを決める回路であ
る。このＣＳＩをデイレイ回路１０５を介してＣ８Ｏと
して出力し、層内の隣接するニューロチップに対する出
力アナログ信号の時間タイミングを決定することになる
。

このため、本発明では出力部４７からのアナログ信号は
時分割で伝達されるため、パス上で他のニューロチップ
からのアナログ信号と競合しない。

第５図は第４図において、オフセントキャンセルＯＣを
０ＣＯ１ＯＣＩ、サイン５ＩＧＮをＰＮ。

ＰＮ、サンプル／ホールドＳＨを５ＨＩＩ、５ＨＩＯ、
サンプル／ホールドＳ　／　ＨｏｕｔをＳ　Ｈ２１，５
Ｈ２０、シグモイド選択信号Ｓｅ１５１ｇを−Ｓ　ＩＧ
ＭＳＳ　ＩＧＭ、デイジ−チェーン用信号ＣＳＩをＣ８
、−Ｃ８での２信号で位相制御を実現する。すなわち、
１つの制御信号を、それぞれ正相を逆相の２信号で構成
しかつ位相をずらすことにより、これらの制御信号の正
相と逆相で制御される別のスイッチが同時にオン状態に
ならないようにした信号にした場合の実施例である。な
お、Ｄ／Ａコンバータ５３の出力端に接続されたキャパ
シタＣｆ１抵抗Ｒｆはオペアンプ７６のフィードバック
信号をＤ／Ａコンバータの演算速度にあわせるためのも
のであり、ＤＴ端子には、Ｄ／Ａコンバータのディジタ
ル人力が加えられる。

第５図で第４図と同一箇所は同一番号を付して説明を省
略する。

第６図は、積分器におけるタイミング図である。

データクロツタＤＣＬＫと重みクロックＷＣＬＫは基本
的な動作クロックで、データクロックＤＣＬＫのハイ状
態の半周期間に高速な重みクロックＷＣＬＫが出力され
る。重みクロックＷＣＬＫ信号は重みシリアルデータを
取り込むための同期クロックである。データクロックＤ
ＣＬＫ信号はアナログ入力信号に対する処理を行うため
の基本クロックである。同期信号５ＹＮＣは各層におい
て一層内の各アナログニューロンプロセッサＡＮＰの同
期をとる同期信号である。積分器の出力電圧の変化は下
の三角形で示された部分の波形で示される。積分波形は
、サンプル／ホールド制御信号ＳＨのパルスで制御され
、このパルスがハイの間、積分の動作を実行する。すな
わち、積分器のキャパシタＣに対する充電を開始し、こ
のサンプル／ホールド制御信号ＳＨのパルスがハイの間
は、このキャパシタに徐々に電荷が蓄積されて電圧は上
がるが、サンプル／ホールド制御信号ＳＨのパルスがロ
ウとなって遮断されると、充電動作を停止する。従って
、この積分時間範囲でのチャージ分だけが意味を持ち、
このサンプル／ホールド制御信号のパルス幅をコントロ
ールして積分時間範囲を縮めたり延ばしたりすることで
、入力は同じ電圧だが、積分結果としてでてくるものは
、サンプル／ホールド制御信号のパルスの幅によって比
例配分された電圧、すなわち、電圧に積分ゲインを掛け
たものとなる。すなわち、サンプル／ホールド制御信号
Ｓ／Ｈのパルス幅がＰのときキャパシタＣに充電される
電圧は■、であり、サンプル／ホールド制御信号Ｓ／Ｈ
のパルス幅Ｗのとき充電電圧はＶ　％　となる。

サンプル／ホールド制御信号ＳＨが下がり、スイッチン
グ制御より積分器のキャパシタの極性が変わり、オフセ
ント分が加算されている積分出力は反転する。そして、
オフセットコントロール信号ＯＣがハイ状態でサンプル
／ホールド制御信号ＳＨが再び立ち上がると、オフセッ
ト電圧ｖｂ（ｖｂ　’　）がそのキャパシタに加算され
、ＳＨ倍信号立ち下がった時点では、結果としてオフセ
ント分がキャンセルされた積分出力値Ｖ、−Ｖ。

（ｖ、　　′−ｖｂ　　’）を極性をもどしてサンプル
／ホールドされる。

次に、階層型ニューラルネットワークを説明する。第７
Ａ図は階層型ネットワークの概念図である。階層型では
左側の入力層の入力ノード１１０から入った入力データ
は順次右側の方向に向かって１方向にだけ処理されてい
く。中間層の各二ニーロン１１２は、ダミーノード１１
１を含む前の層の出力をそれぞれ層内の完全結合で受け
るようになっている。入力層に例えば４個の入力ノード
１１０があると、それにダミーノード１１１の１個かた
され、中間層の各ニューロン１１２からみると入力層は
５つのニューロンに見えている。ここで、ダミーノード
１１１とは、スレッシュホールドをコントロールするも
ので、積和の結果Ｘのシグモイド関数 の値χに一定値一〇を加えることによりＸ軸の正方向に
シフトさせた値ｆ　　（Ｘ−θ）にするものである。こ
れはダミーノード１１１に対応する重みをニューロン内
で変えることと等価であるが、後述スるマックスバリュ
ーノード回路を用いて、−定値θを生成している。この
ように、ダミーノードに対する重みを用意しておけば、
閾値を重みで表現することができる。そして出力層のニ
ューロン１１２から中間層はニューロンが４ｆｌｌある
ように見える。入力層に加えられた入力データは、中間
層ニューロン１１２、出力Ｍ二鴇−口７１１２で重みデ
ータを用いてそれぞれ積和演算を施され、結果として出
力データを発生する。

第７Ａ図に示した階層型構造のものを本発明のＡＮＰを
用いて実現すると、第７Ｂ図のように、各層間、つまり
入力と中間層との間、中間層と出力層の間、出力層の出
力にそれぞれの独立のアナログバスＢｌ、Ｂ２．Ｂ３を
設けることになる。

縦方向のＡＮＰは全部並列に実行できるという構造にな
る。出力層の出力にはサンプルホールド回路ＳＨを付け
る。

第８図は階層ニューラルネットワークを実現する本発明
のニューロコンピュータのブロック図である。ニューロ
チップからアナログニューロンプロセッサＡＮＰ１〜５
を各層に並列に配置し、各層間に独立にアナログバス（
Ｂ１．Ｂ２．Ｂ３）を設ける。同図において、ＡＮＰＩ
、２．３で中間層を形成し、ＡＮＰ４．５で出力層を形
成する。

また、入力段のＡＮＰはなく、入力側にはアナログ入力
信号をタイミングよく入力するためのデイジー回路１７
１，１７２が存在する。Ｓ／Ｈで示す回路はサンプル／
ホールド回路１７３，１７４である。ＡＮＰ１〜５には
それぞれコントロール用のロジック信号が必要であるの
で、マスクコントロールブロック（ＭＣＢ）１８１から
各層に多くの制御信号線を送り込む。データクロックＤ
ＣＬＫはすべてのＡＮＰの入力側のデイジー回路１７１
と１７２に与えられ、アナログ処理の基本クロックとな
る。重みクロックＷＣＬＫもすべてのＡＮＰと入力側の
デイジー回路１７１，１７２に与えられ、重みデータ用
の高速クロックである。

重みメモリブロック１８５，１８６から各ＡＮＰ４．５
及びＡＮＰＩ、２．３にはその重みクロックＷＣＬＫに
同期して重みデータが入力される。

また、同期信号５ＹＮＣＩは中間層のＡＮＰに与えられ
る層の同期クロックで同期信号５ＹＮＣ２は出力層のＡ
ＮＰに与えられる層の同期クロックである。ＳＨＩとＯ
Ｃｌは中間層のＡＮＰに対するサンプル／ホールド制御
信号とオフセットコントロール信号、ＳＨ２とＯＣ２は
出力層のＡＮＰに対するサンプル／ホールド制御信号と
オフセットコントロール信号である。

左側のブロックであるデイジー回路１７１，１７２は、
入力層に相当する入力側回路である。人力ノード、つま
り入力層内のニューロンを実現するために、アナログ信
号を時分割でＡＮＰが出すのと同じタイミングで、アナ
ログ入力ポート０゜１より与えられるアナログ入力信号
を回路内に入力しなければならない。つまり、出力層か
らみれば、出力層のＡＮＰ４．５は前の中間層のＡＮＰ
Ｌ　　２．３からアナログ信号をアナログバスＢ２を介
して時分割で受けることを基本動作としている。これと
同じ関係が中間層と入力層にも存在しなければならない
。入力層と中間層の関係は、中間層のＡＮＰから見ると
その前に入力層のＡＮＰがあるように見えなければいけ
ない。このことは、中間層のＡＮＰがアナログバスＢ２
にアナログ信号を出力するタイミングと同じ機能でアナ
ログ入力ボート０．１からのアナログ入力信号に対して
も決まった規則でアナログバスＢ１に出力しなくてはな
らないという制約がある。即ちアナログ入カポ−）０．
１からの入力信号はアナログバスＢ１に時分割に乗って
くる。アナログ入力ポートＯからのアナログ信号は、適
当なタイミングでアナログバスＢ１に乗るが、そこに出
力した次のタイミングで、アナログ入力ポート１からの
次のアナログ入力信号が同じアナログバスＢ１に乗る。

この同期をとるために一定のタイミングで出される入力
制御信号ＣＳＩをデイジー回路１７１が入力し、一定時
間後に、その回路から出力制御信号Ｃ８ｏが出される。

このＣＳＩはマスクコントロール回路１８１のＣ８○１
から出力される。デイジー回路１７１，１７２は一種の
遅延回路である。

各デイジー回路１７１はマスクコントロール１８１から
入力制御信号ＣＳＩを入力すると、自分は縦方向に隣接
する次のデイジー回路１７２に対して、アナログ入力ポ
ート１のアナログ出力信号を出すように、Ｃ８Ｏ信号を
次に渡すことになる。

この動作をデイジー制御と呼ぶ。

マスクコントロール回路１８１のｃｓｏ　ｉが立ち上が
ると、スイッチ１７５がオンし、サンプル／ホールド回
路１７３に保持されているアナログ入力ポートＯのアナ
ログ入力信号はアナログバスＢ１に乗る。Ｃ８○１はデ
イジー回路１７１のＣ８■であるから、これが立ち下が
ってから一定時間後にＣ８Ｏが立ち上がる。これはデイ
ジー回路１７２のＣＳＩであると同時に、スイッチ１７
６を制御してオンにさせるので、サンプル／ホールド回
路１７４に保持されていたアナログ入力ポート１のアナ
ログ入力信号をバスＢ１に乗せる。階層構造になった本
システムでは、このデイジー制御が必要となる。つまり
、アナログ入力信号に対してアナログ入力ボートＯから
サンプル／ホールド回路１７３を介してアナログバスＢ
１に出力すれば、次にアナログ入力信号に対してアナロ
グ入力ボート１からサンプル／ホールド回路１７４を介
して同じアナログバスＢ１に出力させることになる。中
間層の各ニューロンでみているとアナログ入力ボートＯ
のアナログ入力信号とアナログ入力ボート１からの次の
アナログ入力信号とは時分割で逐次に入ってくる。

各デイジー回路１７１．１７２は、アナログバスＢ１上
のバス競合を防ぐために、入力制御信号Ｃ８Ｉを特定の
時間だけ遅延させて出力制御信号Ｃ８Ｏを出す。

中間層においても、マスクコントロールブロック１８１
からの出力制御信号Ｃ３Ｏ２をＣＳＩとして受けるＡＮ
ＰＩがアナログ信号を出力したら、ＣＳＯをＣＳＩとし
てＡＮＰ２に渡すと、次にＡＮＰ２が出力する。ＡＮＰ
２のＣＳＯをＣ５Ｉとして受けるＡＮＰ３が次にアナロ
グ信号を出力すことになる。要するに、ここではＡＮＰ
Ｉ、２゜３の順に出力し、中間層のデイジー動作が終わ
る。

これと並行して全ての動作を管理しているマスクコント
ロールブロック１８１は、出力層のＡＮＰ４にＣ３Ｏ３
を与えるとＡＮＰ４が出力し、出力完了後□、ＡＮＰ４
がＡＮＰ５にＣ８Ｏを与えるとＡＮＰ５が出力する。

出力層のＡＮＰ４．５からの出力は、それぞれマスクコ
ントロールブロック１８１からＣ８Ｏ３信号及びＡＮＰ
４からのデイジ−チェーン用出力制御信号Ｃ８Ｏによっ
てそれぞれサンプル／ホールド回路１７７．１７８でサ
ンプル／ホールドされる。この出力電圧は、アナログ出
力ボート０１からアナログ出力信号とし７て出力される
他′、アナログマルチプレクサ１７９で選択された／＆
、Ａ／Ｄコンバータ１８０でＡ／Ｄ変換され、ＭＰＵ１
８２、メモリ１８３、通信インタフェイスエ８４から構
成されるディジタル制御手段に入力される。そして、Ｍ
ＰＵ１８２で例えば学習時に与えたＭＰＵ内に蓄えられ
た教師信号と比較し、所望の出力信号であるかのチエツ
クを行い、この結果に基づいて後述する重みメモリの重
みデータを変更する。マックスバリューノード回路１８
７はマスクコントロールブロック１８１からダミーノー
ド制御信号ＤＣ３Ｌ、ＤＣ３２が出力イネーブル１及び
２に加えられるとともに、出力端子はアナログバスＢ１
．Ｂ２に接続される。

第９図は第８図に示した実施例にかかる階層型ニューロ
コンピュータのタイミング図である。各層別にその制御
信号線が抜き出して書かれている。

まず基本的な動作クロックであるデータクロツタＤＣＬ
Ｋと重みクロックＷＣＬＫは同一層のすべてのＡＮＰや
入力側のデイジー回路１７１，１７２に同時に入る。

重みクロックＷ　ＣＬ　Ｋは、重みのディジタルデータ
をシリアルで送り込むためのシリアル同期パルスで、重
みメモリブロックから重みを読み出すための同期クロッ
クである。どのタイミングで、入力データを取り込むか
はそれぞれの制御信号で規定する。まず第９図のタイミ
ングチャートにおいて、Ｃ３Ｏ１はマスクコントロール
ブロック１８１から出力されるデイジ−チェーン用制御
信号Ｃ８０１、すなわちデイジー回路１７１へのデイジ
−チェーン用制御信号ＣＳＩである。デイジー回路１７
１において、ＣＳＩが１番目のアナログ入力信号をアナ
ログ入力ボート０からサンプル／ホールド回路５Ｈ１７
３を介してアナログバスＢ１に出力させる。すなわちタ
イミングチャートの■においてアナログ信号をアナログ
バスＢ１に出力させる。この瞬間に、アナログバスＢ１
上に電圧が乗り、ＡＮＰＩ、ＡＮＰ２．ＡＮＰ３はこの
アナログ信号に対して並列に積和演算を行う。そのＣ８
Ｏがデイジー回路１７１を通過し、Ｃ８Ｏが立ち下がっ
てから所定時間後に次のＣＳＩが■に示すように立ち上
がり、デイジー回路１７２にそのＣＳＩが入る。次のＣ
ＳＩは人力層の２番目のデイジー回路！？２に入る制御
信号である。そしてＣＳＩがハイの間にアナログ人力ボ
ート１からアナログ入力信号をサンプル／ホールド回路
５Ｈ１７４を介してＡＮＰｌ、ＡＮＰ２．ＡＮＰ３に入
力し、ここで積和演算を行う。マスクコントロールブロ
ック１８１からのＤＣ３１は、ダミーノードへの制御信
号である。各層とも人力の他にダミーノードからの信号
があるのでにューロンノード数＋１）個のノードの形態
であり、入力層では２人力であるが、各中間層のＡＮＰ
からみると３人力であるように見える。これを時間的に
説明すると、２つのｃｓｒと１つのＤＣ３ｌで１つのブ
ロックとなる制御信号である。入力のサイクルは、最初
のＣＳＩから始まり、ＤＣ３Ｌのダミーへの人力で終わ
る。ダミーノードはマックスバリューノード回路１８７
であり、その回路はＤＣ８１が人力されている間アナロ
グバスに固定されたある闇値電圧を出力する。すなわち
■で示すようにＤＣＳＩが立ち上がってからこの電圧が
出力されている間、中間層の各ＡＮＰは通常の人力と同
様に積和演算を行って、その固定電圧が前の２つのアナ
ログ入力信号の積和演算されたものの結果に加えられる
ことになる。すなわち、掛は算後、足し算を実行する。

５ＹＮＣＩは、Ｃ３Ｏ１が立ち上がる前のＤＣＬＫの立
ち下がりでハイとなり、ＤＣ３１が立ち上がってから次
のＤＣＬＫの立ち下がりでロウとなる。これは入力層の
同期をとる信号である。ＷＣＬＫが入力されている間で
アナログ入力と重みデータの掛は算が行われる。中間層
のＡＮＰに入るサンプル／ホールド信号ＳＨＩには、２
つの山Ｍｌ、Ｍ２が出力されているが、最初の山Ｍｌの
少し前で積をとり山の部分で和を生成し、ホールドする
。そして、次の山Ｍ２でオフセット電圧Ｖｂ　　（第６
図参照）を差し引いてサンプル／ホールドする。このよ
うな処理を入力されるすべてのアナログ信号について順
次繰り返し行い、積和の計算が終わる。この場合はダミ
ーを含めて中間層の各ＡＮＰは積和演算を３回実行する
。これで中間層の各ＡＮＰの処理は終わり、３人力に対
する積の加算までが終了する。

また、タイミングチャートにおいてＤＣ３Ｌが立ち下が
った直後のＤＣＬＫがハイのとき、アナログ２カポ−１
−０，１，ダミーノードから３つの信号について積和演
算した結果が各ＡＮＰＩ、２゜３のキャパシタ（第４図
、サンプル／ホールド部４５内のＣｈ）にホールドされ
る。このような動作が基本的に繰り返されることになる
が、中間層と出力層との間にあるアナログバスＢ２にＡ
ＮＰｌの出力信号をいつ出力するかということはマスク
コントロールブロック１８１から出されるＣ８０２の信
号の立ち上がりで決まる。

ＳＨＩの下に示したオフセットコントロール制御信号Ｏ
ＣＩはＡＮＰの内部においてオフセットキャンセルを行
う。すなわち各ＡＮＰは内部的にオペアンプを含むアナ
ログ回路であって、回路自体がオフセットを持っている
ため、このオフセットをキャンセルするための制御信号
がＯＣ信号である。ＯＣＩに示されるように積和の演算
が１つ実行される毎に１つのパルスが出され、内部にお
いてオフセントキャンセルが実行されている。タイミン
グチャートでは■で示すようにＣ３Ｏ２が立ち上がると
ともにＡＮＰＩからアナログバスＢ２にＡＮＰＩにホー
ルドされていた信号が出力し、Ｃ３Ｏ２がハイの間に出
力層のＡＮＰ４が積和演算を行う。■で示されるＣ３Ｏ
２の立ち上がりはその前の入力結果の積和の結果を出力
するタイミングである。

次に、第・９図を使って中間層と出力層との間のタイミ
ングを説明する。

なお、同図において、中間層からのデイジ−チェーン制
御信号の出力■、■、■、■及び出力層からの出力■、
■に同期してアナログバス上にあられれるアナログ信号
は上述した入力層からのデイジ−チェーン制御信号の出
力■、■、■に同期してアナログバス上に入力されるア
ナログ信号に対して■処理サイクル前の結果が現れるこ
とになる。パイプライン処理の実行は後で説明するが、
タイミングチャートの■で示されるＣ５Ｏ２の立ち上が
り時において、ＡＮＰＩの出力が出される。

■に示されるＣ３Ｏ２の立ち上がり時にタイミングチャ
ー）ＳＨ２の信号を見るとパルスが２つ出されている。

ＳＨ２Ｈ２Ｏ２８図のブロック図において、出力層の第
１番目のＡＮＰ４に人力されている。すなわちＳＨ２Ｈ
２Ｏ２つの山のパルスにおいて、ＡＮＰｄ内で和の演算
が１つ実行される。中間層には図に示されるようにＡＮ
Ｐｌ、２゜３の３つの中間層のニューロンがあるが、マ
ックスバリューノード回路１８７によるダミーノードが
１つ加えられ、合計４つのニューロンがあると仮定され
ている。従ってＳＨ２信号の山２つのパルスが■の部分
から見て４回出力されており、このＳＨ２信号の４組の
山のパルスで中間層のアナログ信号がＡＮＰ４に人力さ
れ積和が演算される。

この動作は当然、中間層のＡＮＰが入力信号に対して積
和演算をしているタイミングと同時に行っていることに
なり、これはパイプライン処理となっている。Ｃ３Ｏ２
の下の信号は中間層にあるＡＮＰＩのＣ８○の信号で、
これは同じ中間層のＡＮＰ２に対するＣ８Ｉである。こ
れが■で示されている部分である。その下はＡＮＰ２の
Ｃ８Ｏでその下はＡＮＰ３のＣＳＩでこれが■である。

その下がＡＮＰ３のＣ８Ｏであり、その下の■がダミー
ノードのＣＳＩであってこれはＤＯ８２、すなわちマス
クコントロールブロックから出される信号である。ＣＳ
Ｉで見ると■、■、■、■の順序でそれぞれ中間層のＡ
ＮＰＩ、ＡＮＰ２．ＡＮＰ３、そしてダミーノードのマ
ックスバリューノード回路１８７に入力される。この間
ＳＨ２信号は２つの山を持つパルス信号を４つ出してい
る。

すなわち、ＡＮＰ　４の出力層のニューロンは入力アナ
ログ信号と重みとの積を４つ分加えることになる。■の
部分でＡＮＰＩにＣＳＩが入力している時にはＡＮＰ　
１からアナログ信号が中間層と出力層の間のアナログバ
スに信号が出され、これがＡＮＰ４に入力される。そし
てこの時、対応する重みデータがＡＮＰ４に人力され、
それと共に積が実行され、ＳＨ２信号の第１の山で加算
され、第２の山でサンプル／ホールドされる。そしてこ
の計算が終わると、ＡＮＰＩからＣ８Ｏの信号が立ち上
がり、これがＡＮＰ２のＣＳＩとなる。これが■の状態
であり、この時重みデータとアナログバス上のデータと
が掛は算され、和が計算される。■が立ち下がったあと
所定時間後にＡＮＰ３へのＣＳＩがハイとなり■で示す
ようにＡＮＰ４で積和演算が行われる。このような積和
の演算がＡＮＰＡ内で計算され、■のところでマックス
バリューノード回路１８７から出力される固定電圧がＡ
ＮＰ４に入力され、これが内部のいままで蓄えられた積
和に加えられることになる。

以上の動作は出力層のＡＮＰ５に対しても並行して行わ
れる。ここに同時処理がある。ＡＮＰ４で計算された積
和演算の結果が出力層に接続されたアナログバスＢ３に
出力されるタイミングはマスクコントロールブロック１
８１から出されるＣ３Ｏ３の立ち上がりである。マック
スバリューノード回路１８７がアナログバスＢ２に出力
するための制御信号がＤＣ３２であって、これが■に対
応する。このＤＯ３２までは中間層における計算結果を
出力するまでの動作である。タイミングチャートのこれ
よりも下に書いである信号に対しては同じような動作で
あり、中間層とカスケードに接続された出力層側の動作
を規定する信号パルスである。Ｃ３Ｏ３が立ち上がると
、ＡＮＰ４で計算された積和演算の結果が出力されるこ
とになる。

出力層ではＡＮＰ４、ＡＮＰ５の２個が出力される。な
お、例えば■のＣ３Ｏ２の立ち上がりは、ＡＮ、Ｐｌに
入る信号で、この立ち上がりはＤＣＬＫよりも遅れてい
る。これはアナログ入力信号とディジタル重みデータと
の積演算を行う場合、ＷＣＬＫでディジタルデータを読
み込む時にシリアルであって、これを内部でパラレルに
変換するディジタルデータの読み込み時間とアナログ入
力信号がＤ／Ａコンバータすなわち乗算処理部に到達す
るまでの時間を考慮してＣ３Ｏ２の立ち上がりを遅らせ
ているからである。すなわち、最初の頭の部分でズして
いるのは、データの呼び出し、つまりシリアルデータの
読み込み時間が含まれている。データがセットし終わる
のはＤＣＬＫの′立ち上がりから、しばらくたった時間
すなわちＷＣＬＫで１６サイクル後である。アナログ乗
算の開始時間はＣ３Ｏ２が立ち上がってからＷＣＬＫで
８サイクルたった後である。

第１０図は、ディジタル重みデータの読み込みタイミン
グを示すタイミングチャートである。同図において、マ
スタクロックＭＣＬＫ、同期信号５ＹＮＣ，重みクロッ
クＷＣＬ　Ｋ、データクロックＤＣＬＫ、実際の重みデ
ータＷＤＡＴＡが示されている。重みデータＷＤＡＴＡ
は重みメモリからビットシリアルで読み出され、１６ビ
ットがシリアルに入力される。Ｓはサインビットで、Ｂ
１４〜ＢＯまでが数値ビットである。同図において重み
データＷＤＡＴＡのＢ８．Ｂ７．Ｂ６の部分が重みクロ
ックＷＣＬＫとの対応として図の下方に拡大された形で
表現されている。重みクロックＷＣＬＫは周期が２５０
　ｎ５ｅｃでデユーティ比５０％になっている。ＷＣＬ
Ｋの立ち下がりからシーケンサ内部にあるアドレス更新
用のカウンタの伝播遅延時間後に重みメモリにアドレス
が与えられる。

即ち重みメモリ　（ＲＡＭ）のビットｎのアドレスは重
みデータＷＤＡＴＡのビット７が格納されている重みメ
モリのアドレスである。このアドレスが確定した後、ｔ
ＡＡ時刻後にビット７が読み出されている。ビット７か
らビット６への変化は重みクロックの次の周期への変化
によって決まり、ビット６は次の周期で読み出されてい
る。重みデータの１６ビットはＡＮＰに入力され、ＡＮ
Ｐに入力されるアナログ電圧との積が内部のＤ／Ａコン
バータによって計算されるので、アナログ電圧の入力開
始は、データクロックＤＣＬＫからの立ち上がりからず
っと後に入力される。即ち、アナログ入力電圧は入力さ
れてからＤ／Ａコンバータに到達されるまでの時間があ
るのでその時間とディジタル重みデータが内部にセット
される時間とを制御し、重みデータの到着時間とアナロ
グの到着時間がちょうど一致するようにアナログ電圧を
入力する必要がある。

例えば、アナログ入力電圧の立ち上がりは、重みデータ
のＢ７あたりから立ちあげ、重みデータのＢＯが入力さ
れ、その後すべての重みデータが内部で確定した頃にそ
のアナログ値との乗算がスタートするように時間の制御
をとる必要がある。

そして加算はＤＣＬＫが次にロウになる期間で行われる
。

ＡＮＰの動作時間は、５ＹＮＣ信号とＷＣＬ　Ｋ。

及びデータＤＣＬＫで規定される。そしてアナログ入力
電圧はＡＮＰの入力端子からディジタル重みデータと積
を実行するＤ／Ａコンバータ迄の電圧到達時間等にかな
りの時間誤差があるので、マージンを見込んでＣＳＩの
立上りはＤＣＬＫの立上りより遅れたところから始まる
ことになる。

第１１Ａ図はマスクコントロールブロック１８１の構成
図である。マスクコントロールブロック１８１はすべて
の制御信号を総括する部分である。

主要な構成要素は外部バスインタフェイス回路２００、
制御パターンメモリ２０１及びマイクロプログラムシー
ケンサ２０２とマイクロコードメモリ２０３、アドレス
作成部２０４である。外部パスインタフェイス回路２０
０は、ＭＰＵ等に接続するためのインタフェイスでアド
レス線２０５、データ線２０６及び制御信号線２０７に
接続されている。外部パスインタフェイス回路２００の
上位アドレス比較回路２０８、レジスタであるＤ−ＦＦ
２０９はそれぞれＭＰＵ等から与えられる上位アドレス
をデコードし、上位アドレスが予め定められた番地であ
る場合に、下位アドレスとデータをそれぞれＤ−ＦＦ２
０９，２１１にタイミング回路２１４からのラッチ信号
をトリガとしてセントする。そのアドレスとデータはそ
れぞれバスドライバ２１０と２１２を介して、内部アド
レスバスと内部データバスを介して内部に入力される。

そのアドレスはマイクロコードメモリ２０３を参照して
、マイクロコードをデータバスを介してＭＰＵ側から書
き込む場合等に利用される。また下位アドレスはバスド
ライ、バ２１０を介してマイクロコードアドレスをマイ
クロプログラムシーケンサ２０２にも渡され、ＭＰＵ側
からの特定なアドレスで制御パターンメモリ２０１を参
照できるようにしている。

ＭＰＵあるいは主記憶からのデータはデータ線２０６を
介してＤ−ＦＦ２１１にラッチされた後、バスドライバ
２１２を介してマイクロコードメモリ内のをバレー）　
Ｉ１０ＲＡＭ２１３あるいは、制御パターンメモリ２０
１内のセパレート■／○ＲＡＭ２１５，２１６に加えら
れる。ＭＰＵ或いはメモリからのデータストローブ信号
が制御信号線２０７を介してタイミング回路２１４に加
えられるとアクノリッジ信号を返送する通信方式で、ア
ドレスやデータの送受信に関する制御が行われる。タイ
ミング回路２１４はＤ−ＦＦ２１１．Ｄ−ＦＦ２０９へ
のラッチタイミングやＷＲ倍信号介してマイクロコード
メモリ２０３、制御パターンメモリ２０１への書き込み
タイミング等を制御する。

第９図のタイミングチャートに示されるようなニューロ
チップに与える複雑な制御信号の“ｌ”“０′パターン
は、制御パターンメモリ２０１に１周期分格納され、そ
の１周期分のパターンをマイクロプログラムシーケンサ
２０２の制御に従って制御パターンメモリ２０１から読
み出すことによって生成する。例えばリセット信号Ｒｅ
５ｅｔ　％データクロックＤＣＬＫ、重みクロックＷＣ
ＬＫ。

Ｃ３ＯＩ、Ｃ３Ｏ２，Ｃ３Ｏ３や５ＹＮＣＩ、５ＹＮＣ
２、ＳＨＩ、ＳＨ２、ＯＣＩ、ＯＣ２等の制御信号はセ
パレー）Ｉ１０ＲＡＭ２１５から続出され、パターンに
付随する制御情報つまりシーケンス制御フラグは第２の
セパレートＩ１０ＲＡＭ２１６から読み出される。例え
ば制御パターンメモリ２０１は１０００１１０００１と
いうパターンが格納されている場合には、“１，０”ビ
ットのパターンであるから、この”ｉ、ｏ”ビットのパ
ターンを繰り返すように制御パターンメモリ２０１のア
ドレスを制御すれば、このパターンの繰り返しが制御パ
ターンメモリ２０１から読み出されることになる。すな
わち制御信号のパターンは非常に複雑なパターンである
ので、これらのパターンを予めこのセパレートＩ１０Ｒ
ＡＭ２１５に格納しておき、そのセパレートＩ１０ＲＡ
Ｍ２１５のアドレスをマイクロプログラムシーケンサ２
０２の制御に従って指定することによって順次そのビッ
トパターンを出力する構造になっている。

よって、幾つかの同じパターンを繰り返すことになるの
で、その繰り返しをどのように実現するかはアドレス制
御に従う。この１周期分のパターンをオリジナルパター
ンと呼ぶことにする。オリジナルパターンを繰り返すた
めには、マイクロプログラムシーケンサ２０２に制御パ
ターンメモリ２０１からの特定な情報をフィードバック
する必要がある。すなわち第２のセバレー）　Ｉ１０Ｒ
ＡＭ２１６内のシーケンサコントロールフラグを条件入
力としてマイクロプログラムシーケンサ２０２に入力す
ることにより、マイクロプログラムシーケンサ２０２は
第１のセパレートＩ１０ＲＡＭ２１５内のオリジナルパ
ターンの入っている先頭アドレスに戻るように制御する
。このことにより、オリジナルパターンの繰り返しが実
行される。すなわち、マイクロプログラムシーケンサ２
０２はその条件が満たされるまで汎用ボート出力線２０
２−１を介してセパレートＩ１０ＲＡＭ２１５へのアド
レス信号を逐次に生成する。通常はこのアドレスはイン
クリメントされるがオリジナルパターンの最終になった
という条件が満たされると、そのオリジナルパターンが
格納されている先頭アドレスに戻るようにする。結果と
して特定なパターンが繰り返しセパレートＩ１０ＲＡＭ
２１５から制御パターンが出力される。

１１１Ｂ図は、マスクコントロールブロック１８１を制
御するメモリ２０１及び２０３内の情報の相互関係であ
る。同図において、制御パターンメモリ１が第１のセパ
レートＩ１０ＲＡＭ２１５に相当し、制御パターンメモ
リ２が第２のセパレートＩ１０ＲＡＭ２１６に相当する
。マイクロコードメモリ２０３内には、シーケンサ２０
２の制御コードが記憶され、主に、Ｊｕｍｐ命令とＲｅ
ｐｅａ　を命令が格納されている。アドレスの増加方向
にみて、特定なアドレスにＲｅｐｅａｔ命令があり、こ
の反復命令に従う制御パターンメモリ内のパターン１の
繰り返し数は制御パターンメモリ２の対応するアドレス
に格納され、例えば「１０」であるとすれば、１０回の
反復を実行することになる。このようにして、アドレス
が増加し、マイクロコードメモリのＪｕｍｐ命令に来た
ときに、マイクロコードメモリ２０３内の第２のＪｕｍ
ｐで５００Ｈに飛び、Ｐａｔｔｅｒｎ２を出力する。Ｐ
ａｔｔｅｒｎ　２を５回繰り返すと、マイクロコードメ
モリ２０３内の第３のＪｕｍｐで、再び「１００Ｈ」に
飛び、Ｐａｔｔｅｒｎ　　１を出力することになる。こ
のようにして、オリジナルパターンが繰り返されて、制
御パターンメモリ１から読み出される。

この制御パターンメモリ２０１を参照するアドレスの読
み出しクロックに同期してＷＣＬＫが作られており、重
みメモリ１８５，１８６からＷＣＬＫに同期して情報が
読み出される。重みメモリ１８５．１８６へのアドレス
はアドレス作成部２０４のアドレスｌ及びアドレス２か
ら出力されるアドレス信号によってアクセスされる。ア
ドレス１とアドレス２はそれぞれ、中間層と出力層に対
応して分離している。中間層にあるＡＮＰに与えるべき
重みデータはアドレス１によって指定される重みメモリ
１８５から読み出され、出力層へのＡＮＰへの重みデー
タはアドレス２によって指定される重みメモリ１８６か
ら読み出された内容である。各アドレスは重みメモリ１
８５．１８６の内容が重みデータの各ピントをアドレス
が増す方向に１ビットずつ格納されているので、アドレ
スカウンタ２１７，２１８へのカウント制御信号がマイ
クロプログラムシーケンサ２０２から与えられる必要が
ある。そのアドレスカウンタ２１７゜２１８によってこ
のアドレスがバスドライバ２１９．２２０を介して次か
ら次へと重みメモリ１８５．１８６へのアドレス信号と
して、インクリメントして与えられる。そして複数の重
みデータがその重みメモリ１８５，１８６から読み出さ
れる。

第１のセパレートＩ１０ＲＡＭ２１５からＷＣＬＫとマ
イクロプログラムシーケンス２０２からのカウンタ制御
信号がアドレス作成部２０４内のアンド回路２２Ｌ２２
２に加えられている。カウンタ制御信号がハイのとき、
ＷＣＬＫによってアドレスカウンタは更新され、ＷＣＬ
Ｋの１・〜１６ビットまではアドレスカウンタ２１７．
２１８をインクリメントする。そして、残りのＷＣＬＫ
１７〜２６ビットに対しては、カウンタ制御信号をロウ
とすることによりＷＣＬＫをインヒビソトとしてアドレ
スカウンタ２１７，２１８のインクリメントを停止する
。そして、５ＹＮＣＩ、５ＹＮＣ２に同期して、それぞ
れカウンタリセット信号をマイクロプログラムシーケン
ス２０２がらアンド回路２２１．２２２に送出して、ア
ドレスカウンタ２１７．２１８をリセットする。このこ
とにより、重みメモリ１８５．１８６のアドレスを先頭
アドレスに戻す。なお、マスクコントロールブロック１
８１から出力されるモード信号は、重みメモリの通常使
用、すなわち重みメモリをＭＰＵデータバスから切り離
し重みデータをＡＮＰに与えるモードと、重みメモリを
ＭＰＵデータバスに接続し、ＭＰＵから重みメモリを参
照するモードを形成するためのものである。

モード信号は、ＭＰＵからのデータの下位ビットが、下
位アドレスの１ビットとタイミン々゛回路２１４からの
書込み信号からＷＲをアンド回路２２３にて生じるアン
ド信号をトリガとしてフリップフロップ２２４にセット
されることにより形成される。このモード信号が０のと
き重みメモリは通常使用となる。

書込み信号ＷＲと内部アドレスバスの１ビットがアンド
回路２２３を介してフリップフロップ２２４のクロック
端子に入力され、内部データバスのＬＳＢがフリップフ
ロップ２２４のデータ端子に入力される。上位アドレス
を比較回路２０８でマスクコントロールブロック１８１
が選択されているかを判定し、選択されている場合、下
位アドレスとデータをＤＦＦ２０９．．２１１に取り込
む。

このような、インタフェイス動作はＭＰＵに接続される
他のデバイスに対しても同様に行われるが重みメモリは
通常ＡＮＰに対し重みデータを供給しているので、ＭＰ
Ｕのデータバスに直接接続するとバス競合が生じる。こ
れを防ぐために、内部データバスのＬＳＢがフリップフ
ロップ２２４に取り込まれた時はモードを１として、重
みメモリを後述するようにチップセレクトしないように
して、重みメモリからデータバス上にデータが生じない
ようにする。内部アドレスバスが所定タイミングにおい
て、内部アドレスバスによって、マイクロコードメモリ
２０３と制御パターンメモリ２０１のいずれかのアドレ
スを指定し、そのアクセスされたアドレスに内部データ
バスから所望のデ−夕を書き込む。これにより、マイク
ロプログラムシーケンサ２０２やマイクロコードメモリ
２０３、セパレートＩ１０ＲＡＭ２１６に記憶されたプ
ログラムを変更するか、セパレートＩ１０ＲＡＭ２１５
に記憶された制御パターンを変更する。

第１２Ａ図はこの重みデータメモリ２３０のデータ格納
構成図である。同図において列方向の８ビットは同じア
ドレスに入った８ビットデータの情報であり、各ビット
は下からＡＮＰＩ、ＡＮＰ２・・・ＡＮＰ８に与えられ
る。行方向はアドレスが異なり、図に示すように左に行
くほどアドレスが増加する方向となっている。重みデー
タはサインビ・シトを含めて１６ビットであるからこれ
をアドレスの小さい方向から大きい方に向かって格納す
る。ＭＳＢは、サインビットで、それ以外の１５ビット
は数値ビットである。マイクロプログラムシーケンサ２
０２からアドレスがＷＣＬＫに同期してインクリメント
されると、重みデータの１ワ一ド分、すなわち１６ビッ
トがＭＳＢから順にＬＳＢまで読み出されることになる
。８個の複数のＡＮＰに同時にこれらの重みデータが渡
される。このようにアドレスの増加する方向にデータが
格納される構造になっているため、この重みデータに対
するアドレスのカウンタが必要となる。

すなわち、ＭＳＢからＬＳＢの重みデータデータの１ワ
一ド分がカウントされたら、１個分の重みデータになる
ようにカウントされる制御が必要となる。この制御はや
はりマイクロプログラムシーケンサ２０２で行っている
。

第１２Ｂ図は重みメモリブロック１８５，１Ｂ６具体的
回路である。メモリ２３０はＭＢ８４６４Ａ−７０とい
うＲＡＭである。出力はＡＮＰＩ〜ＡＮＰ８に対応する
８ビットである。基本的にＭＰＵのバスから見たバス信
号線とマスクコントロールブロック１８１から見えるア
ドレス１と２のどちらかを使う。アドレス１と２は前述
した第１１Ａ図のアドレス１と２である。このアドレス
１と２はＷＣＬＫに同期してインクリメントされる形で
入力される。８ビットのデータは同時に読み出され、各
ビットはＡＮＰＩ〜ＡＮＰ８に対して同時に与えられる
。

モード信号がＯのときアンドゲート２３３を介して、重
みメモリ２３０はチップセレクトされ、このとき、マイ
クロプログラムシーケンサ２０２からのアドレス１．２
がマルチプレクサ２３４で有効となる。そして、重みメ
モリ２３０から重みデータがＡＮＰ　１〜８に送られる
。一方、反転回路２３１の出力は、ハイであるからトラ
イステートバストランシーバ２３２はディスイネーブル
状態となって重みメモリ２３０の出力はＭＰＵへと出力
されない。

ＭＰＵに出力する場合には、モード信号を１にして、Ｍ
ＰＵからの適当なアドレス情報によって、アドレスデコ
ーダ２３５を介してメモリ２３０をチップセレクトし、
メモリ２３０にＭＰＵからアドレスを与える。モード信
号が１のとき、ＭＰＵバスへの読み出しまたはバスから
メモリ２３０への書き込みの制御すなわちリードライト
の方向は、ＭＰＵからアンドゲート２３６を介して来る
データ線の読み出し信号Ｒｅａｄ　Ｓｉｇｎａｌ　によ
って決められる。

次に学”Ｊのアルゴリズムについて説明する。

第１２Ｃ図は本発明に利用されるパックプロパゲーショ
ンという学習アルゴリズムのフローチャートである。学
習は次のように進められる。本発明のニューラルネット
ワークすなわち、ＡＮＰの集合によって構成される階層
型ネットワークの入力に学習すべき完全情報がＭＰＵか
ら図示しない入力制御回路を介して入力される。そして
、その入力信号は入力側回路、中間層及び出力層を介し
てネットワーク出力にＡ／Ｄコンバータを介した後ＭＰ
Ｕに与えられる。ＭＰＵ側の主記憶内に学習アルゴリズ
ムが存在する。ＭＰＵ内は、教師信号を主記憶から取り
入れ、ネットワークの出力と教師信号との誤差を調べる
。もし、その誤差が大きければ、ＭＰＵは、ネットワー
クが正しい出力を出す方向に、ネットワークの接続の強
さである重みデータを変えることになる。この重みデー
タは重みメモリ２３０を介して各層のＡＮＰに加えられ
る。

重みデータが学習アルゴリズムによって更新される場合
、第１２Ｃ図のバックプロパゲーション学習アルゴリズ
ムに従うことになる。学習アルゴリズムがスタートする
と、ＭＰＵは出力層のＬ番目のニューロンＡ　Ｎ　Ｐ　
ｔは教師信号ＹＬと、現在の出力ＹＬとの誤差を求めて
それをＺＬに代入する。出力ＹＬはニューロンＡＮＰＬ
の出力であるから、例えばシグモイド関数を非線形素子
として使うならば、この非線形関数の出力値として出さ
れたものである。従って、ニューロンＡ　Ｎ　Ｐ　ｔに
おいて、誤差ＺＬを非線形関数の入力側に誤差伝播する
必要がある。誤差伝播を行う場合、エネルギー関数、す
なわち誤差信号の２乗に１／２を掛けたエネルギー、す
なわち ＥＬ　＝　１／２　（Ｙｔ　−ｙｔ、　）　”の非線形
関数人力ＸＬに対する偏分、すなわちは次のように変形
できる。

＝（ＹＬ　　　Ｙｔ　　）　　・　ｒ（ｘＬ　）となる
。ここで、非線形関数ｆ（Ｘｔ）がシグモイド関数であ
るとするならば、 このシグモイド関数の微分子　′（ＸＬ　）を変形する
と、 ｆ　　’　　（ＸＬ　　）　　＝ＹＬ　　（Ｉ　　　Ｙ
ｔ　　）となる。これはフローチャートの８２に示され
る■、である。従って、δすなわちエネルギーの非線形
関数入力ＸＬに対する偏分はＶＬＸＺＬとなり、すなわ
ちＳ２に示されるＵ、となる。このエネルギーの非線形
関数人力に対する誤差分δをさらに中間層へ逆伝播させ
る必要がある。

中間層の第に番目のニューロンをＡｋとする。

Ａうの出力はＹｋとする。出力層のニューロンＡＮＰＬ
の非線形関数人力ＸＬはすべての中間層にあるニューロ
ンの出力（ｙｔ　　・・Ｙ工□）までのそれぞれに重み
ＷＬＫを掛けた積和で表現される。

従って、Ｘｔ、の重みＷＬＫに対する偏分はとなる。一
方、エネルギーＥＬに対する重みＷＬｘの変分は次式で
与えられる。

となる。すなわちＳ３のＴＬＫは （９Ｅ。

ＷＬ　ｋ を表現しているもので、エネルギーの重みに対する偏分
である。従って、このＴＬＫを重みの変化分ΔＷとすれ
ばよいが、収束を早めるために８４に示される第１式の
第２項を加えて、次のような漸化式にして重みを修正す
る。

ΔＷＬｌｌ＝αＴ、ア＋β・ΔＷＬ　ｋｗｔ　ｋ　＝ｗ
ｔ　ｋ　＋ΔＷＬう ここで、α、βは定数である。今、出力層の特定なニュ
ーロンＡＮＰＬに注目しているが、このＡＮＰＬは中間
層のニューロンにすべて接続されているものとするなら
ば、各Ａ　Ｎ　Ｐ　Ｌに対してＫを１からＫ　ｆｆｉ＆
Ｘまで繰り返す必要がある。これがフローチャートのＲ
１に示す繰り返しで、中間層のニューロン数Ｋ　ｍａｘ
だけ繰り返すことになる。この繰り返しが終わると出力
層の特定なニューロンＡ　Ｎ　Ｐ　Ｌに対する逆伝播が
終了することになる。

従ってこれをすべての出力層のニューロン（ＡＮＰ＋、
ＡＮＰｚ、　　・・・、ＡＮＰＬ、□つ）に対して行う
必要があるため、フローチャートのＲ２に示すように、
Ｌを１からＬ　ｍｍＸまで繰り返すことになる。すなわ
ち、最終出力層のニューロンの数り、１１．Ｘだけ繰り
返すことになる。

次に今度は中間層から入力層に向かって学習することに
なる。アルゴリズムはほぼ同様であるが、誤差信号は教
師信号と出力電圧との差で表現できず、Ｓ５の式になる
。すなわち、Ｚｋが中間層のに番目のニューロン、Ａ、
の出力誤差信号に対応する項となる。これは次式によっ
て明らかである。

−ΣＷＬ　、　・　Ｕｔ。

Ｌ となる。従って、Ｓ５のＺｋのインデックスＬに対して
１からＲ８１、まで、すなわち出力の数だけ繰り返す（
Ｒ３）ことによって中間層の誤差信号骨Ｚうが計算され
る。その後は中間層と出力層との間のアルゴリズムと同
じである。すなわち、まず、シグモイド関数の微分値Ｖ
つを出し、それを用いてＵＳ、すなわちエネルギーの非
線形関数人力に対する変化分を８６で求める。Ｓ７でそ
のＵ。

を用いて入力層の出力、Ｙ４との積Ｔｋ　ｊを求める。

これを重み変化分の主要部として、Ｓ８に示すように収
束を早めるための第２項を加えて、ΔＷｋＪを求め、前
の値Ｗ５．にそのΔＷ６．を加えて新たなＷ、１とする
。これが重みの更新である。この重みの更新を入力数Ｊ
　ＩＩＩＩＩＸだけ繰り返す（Ｒ４）。すなわちｊ＝１
からＪ　ｍａＸまで繰り返すことによって入力層と中間
層の間の重みが更新されることになる。なお、Ｓ５のＺ
ｋは中間層の出力の誤差信号に対応するものであって、
これは出力層のエネルギーの関数入力値に対する偏分Ｕ
Ｌを後ろ向きに逆伝播した形で表現され、ＷＬＫは中間
層と出力層との重みが定まって初めて定まるものである
。すなわち重みの更新に対する計算は出力層のニューロ
ンＡＮＰＬから始めて中間層のニューロンＡ　Ｎ　Ｐ　
ｘに移り、中間層のニューロンＡＮＰＸではその重み変
化分ΔＷはその前段のΔＷが決まらないと計算できない
ものとなっている。

従って最後の入力層まで遡って始めて計算が可能となる
ところからこの学習はバックプロパゲーションと呼ば゛
れている。

バックプロパゲーションによる学習は学習用のデータを
完全情報として入力し、結果を出力する前向き動作とそ
の結果のエラーを小さくするようにすべての結合の強さ
を後ろ向きに変えることになる。その為、この前向き動
作も必要となる。この前向き動作において本発明のアナ
ログニューラルネット部が有効に利用される。また、出
力値を逆伝播するアルゴリズムはＭＰＵで実行される。

なお、シグモイド関数でない非線形である場合には、そ
の非線形の微分値が異なる。例えばｔａｎｈ（ｘ）であ
るならば学習アルゴリズムは第１２Ｄ図のように、非線
形の微分結果は、出力層ではＶＬ＝１−ＩＹＬＩとなり
（Ｓ２’）、中間層では■。

＝１−ＩＹ、ｌ　　（３６′）となる。

その他は、第１２Ｃ図と同じ参照符号をつけて説明を省
略する。

第１３図は入力側のデイジー回路１７３，１７４の構成
図である。図中２４０，２４１，２４２はＤタイプのフ
リップフロップである。ＤＣＬＫ信号の立ち上がりでＤ
端子に入力されるデータをセットし、出力Ｑを１の状態
にする。第１のフリップフロップ２４０は、ＤＣＬＫの
立ち下がりで、ＣＳＩ信号をセットする。そして、次の
立ち上がりで第２番目のフリップフロップ２４１にその
出力信号をセットする。

その出力は第３番目のフリ・２．ブフロップ２４２のＤ
端子に入力されている。その入力をセ・ノドするクロッ
ク信号は４ビットカウンタ２４３の出力である。カウン
タ２４３はＷＣＬＫの立ち下がりでトリガされる。クリ
アされるのはＤＣＬＫの立ち下がりである。従って、Ｄ
ＣＬＫの立ち下がりにカウンタ２４３はオールＯとなり
、ＷＣＬＫの立ち下がりが８回入力された後、上位ピン
トのＱＤ倍信号ハイとなるので、これがトリガとなって
フリップフロップ２４２はＣ８Ｏにハイ信号を出力する
。フリップフロップ２４１の出力が０になればＣ８Ｏは
クリアされる。このような動作により、ＣＳＩが立ち下
がって、ＷＣＬＫの８パルス分に相当する所定な時間通
過したのちＣ８Ｏが出力されるというデイジー動作が行
われる。

第１４図はダミーノードのニューロンを形成するマック
スバリニーノード回路１８７の具体的回路図である。同
図において抵抗２５０、ツェナーダイオード２５１．２
５２、抵抗２５３、電圧フォロア２５４．２５５は一定
電圧を形成する回路である。抵抗２５０．２５３とツエ
ナーダイオ−ド２５１．２５２を介して＋１２ボルトか
ら一１２ボルトに電流が流れると電圧フォロア２５４．
２５５の入力には、それぞれ＋７ボルトと一７ボルトが
形成される。これらの電圧は電圧フォロア２５４．２５
５の出力抵抗２５６を介して出力される。この２つの一
定電圧を時分割で引き出すようにアナログスイッチ２５
７〜２６４を用いて制御する。Ｔモードの信号がＯの時
、その一定電圧はアナログスイッチ２５７を介して次の
電圧フォロア２６５に与えられる。Ｔモードが１すなわ
ち、テストモードの時にはアナログスイッチ２５８によ
ってその出力はアナロググランドに抑えられるため、０
ボルトが電圧フォロア２６５に入力される。テストモー
ドでは、バス上のオフセットがＭＰＵに通知されること
になる。電圧フォロア２６５は、出力部のスイッチ制御
によってイネーブルされる。出力イネーブルが１のとき
、アナログスイッチ２６０がオンで電圧フォロアとして
働き、その出力が与えられるが、この時、ダミーノード
出力には出力されない。逆に出力イネーブルが０の時に
ダミーノード出力に出力される。アナログスイッチ２６
０とその出力のスイッチ制御は出力イネーブル１または
２によって制御され、０イネーブルである。すなわち出
力イネーブル１または２がＯの時にダミーノード出力に
一定電圧が出力される。なお、ダミーノード出力は上側
が入力層のダミーノード−用であり、２番目が中間層の
ダミーノード用の出力である。このダミーノードの出力
電圧は適当な値に固定されるため、スレッシュホールド
電圧として使用可能となる。なお、ツェナーダイオード
２５１．．２５２は逆バイアス状態で一定の電圧を出す
ものであり、固定電圧は、＋７ボルトから一７ボルトま
での範囲で可変できるようにしている。出力イネーブル
Ｉ、２はアナログバスにつながっている他のＡＮＰから
の出力電圧とそのアナログバス上で衝突を避けるために
マスクコントロールブロック１８１からのダミーノード
制御信号ＤＣ３でイネーブル状態が決められている。

第１５図は非線形関数発生回路であり、第１６図、第１
７図、第１８図はＡＮＰ内部のディジタルロジック側の
ハードウェアである。

第１５図はシグモイド関数を実現するトランジスタ回路
網である。ここでいうシグモイド関数とは連続で単調非
減少な関数を指し、かつ線形関数を特に除外するもので
はない。同図において３４３．３５６，３７８，３９０
，２９８，３１４のトランジスタとそれに対になったト
ランジスタで差動増幅器を形成し、コレクタ側に接続さ
れたトランジスタ群がそれぞれカレントミラー回路であ
る。差動ＡＮＰの左側のトランジスタのコレクタを流れ
るコレクタ電流が出力電流である。カレントミラーで電
流の方向を変えて出力している。電流は出力ＶＯに接続
されている抵抗３３６にはいる。抵抗３３６によって電
圧が電流に変えられる。

ドライブ能力がないため、出力にはハイインピーダンス
のオペアンプバッファで受ける。トランジスタ３３７，
３３９より入力側の回路はバイアス回路である。シグモ
イド関数を実現するために区分線形法を使っている。シ
グモイド関数の各区分の傾きはエミッタに接続されたエ
ミッタ抵抗３４４と出力抵抗３３６の比によって決めら
れる。この時トランジスタ３４３等のエミッタ抵抗も含
まれる。各差動ＡＮＰのゲインは異なる。各区分線形の
移り変わりに対するブレイクポイントは飽和特性を利用
している。その飽和特性はすべて異なる。■０の出力点
において、各オペアンプから出力される電流の総和の値
がシグモイド関数になるように各ＡＮＰの飽和特性を変
えている。トランジスタ３４５と抵抗Ｒ１は電流源であ
る。トランジスタ３４６と抵抗Ｒ２、トランジスタ３５
３と抵抗Ｒ３等はすべて同じ電流を供給する電流源であ
る。すなわち、電流値は同じになるように抵抗が決めら
れている。すべて同一電流源である。トランジスタ３４
５，３４６のコレクタは接続されているので、和の電流
が抵抗３４４．３４７の交点に流れる。トランジスタ３
４３，３４８のコレクタ電流は、バランスした時点では
同じになる。

トランジスタ３５１はカレントミラーの特性をよくする
ためのものである。トランジスタ３５０はダイオード接
続である。電流の向きを変えるということは出力に対し
て、電流を引っ張りこむ場合と電流を外に出す場合があ
る。同図に示すように、カレントミラーのトランジスタ
３５１のコレクタからは出力に向かって電流が流れる。

下側のトランジスタ配列は沢山あるが、エミッタとコレ
クタが同じ点に接続されているトランジスタは同じトラ
ンジスタである。例えばトランジスタ３５８と３６０は
同じトランジスタでこれはトランジスタ３４５と同じも
のである。また３５９と３６１も同じトランジスタでこ
れは３４６に対応する。３６８．３６９のトランジスタ
は同じであり、これは３５３に対応する。以下、同様で
ある。したがって、同じ電流で駆動される定電流電源を
有するオペアンプが出力電圧の正負に従って電流の向き
が異なるような動作を行うものが全部で６個ある回路で
ある。また、トランジスタ３３７，３３８はレベルシフ
トであり、３３０と３２７もレベルシフトである。レベ
ルシフト回路はシグモイド関数の正と負で動作範囲がほ
ぼ同じになるようにするためのものである。トランジス
タ３５２はトランジスタ３５１のコレクタ電流とトラン
ジスタ３５３のコレクタ電流が等しくなるための補正用
のものである。トランジスタ３６７．３８５，２８７．
３０７も同様である。

第１６図は、ニューロチップ内に供給するパルス信号の
形成するためのシーケンスジェネレータ２８（第２図）
の具体回路である。４０１と４０２及び４０４と４０５
はインバータで、各インバータはクロック用のインバー
タである。フリップフロップＦ、Ｆのラッチ信号の立ち
上がり用と立ち下がり用とに分けてクロックを作ってい
る。同図のフリップフロップは立ち上がりクロック′で
ラッチするもので、インバータとＦ、Ｆで立ち上がりラ
ッチのＦ、Ｆを形成する。例えばＤＣＬＫでは、インバ
ータ４０１を１個通ったものが立ち下がりラッチ用のク
ロック信号となる。そしてインバータ４０２を通ったも
のが立ち上がりラッチ用のクロックＤＣＬＫとなる。同
様にインバータ４０４の出力が立ち下がり用のＷＣＬＫ
でインバータ４０５の出力が立ち上がり用クロックＷＣ
ＬＫである。Ｆ、Ｆ４１０において、５ＹＮＣ信号をＤ
ＣＬＫの立ち下がりがラッチしている。Ｆ、Ｆ４１０と
４１５で５ＹＮＣ信号をＤＣＬＫ（７）１４イクル分遅
らせ、５ＮＣ２信号を作って、５ＹＮＣとその１クロツ
ク遅れた信号とで１τのパルスを作っている。５ＹＮＣ
が立ち上がった後の１τ（ＤＣＬＫの１周期）のパルス
でＡＮＰ内の積分用コンデンサの放電を行う。すなわち
ＣＲ３Ｔという信号がそのコンデンサのリセット信号で
ある。

もう１つのＤＳＨ２は５ＹＮＣの立ち下がりからＤＣＬ
Ｋの１τ分の長さをとったパルスであって、これがＡＮ
Ｐ内のサンプル／ホールドのコンデンサに対するサンプ
ル／ホールド信号となる。４１１のＦ、Ｆではクロック
がＷＣＬＫで、データがＤＣＬＫであルカら、ＷＣＬＫ
ｒＤＣＬＫ信号をラッチしている。その後ナントゲート
４１４で５ＹＮＣ信号がハイになっていて、かっＤＣＬ
Ｋがハイという状態で最初にきたＷＣＬＫをトリガして
Ｆ、Ｆ４４３のクロックにしている。ナントゲート４１
４とインバータ４４０でアンドとなる。

Ｆ、Ｆ４４３において、５ＹＮＣ信号がハイになってい
る状態で最初にきたＷＣＬＫという信号がディジタル重
みデータすなわちＷＤの符号ビットを取り込んでいる。

この信号はシリアルに入ってくる重みディジタルデータ
のＭＳＢ、すなわち符号ビットである。すなわちＦ、Ｆ
４１１とアントゲ−）　（４１４，４４０）のタイミン
グで符号ビットをＦ、Ｆ４４３がラッチする。４ビット
の２進カウンタ４１６はＷＣＬＫのパルス数をかぞえる
。１６ビソトのディジタル重みデータが入ってくるので
１６回数える。数え終わったところで、出力がハイとな
り、インバータ４２３に入る。この信号は１６個カウン
トし終わったことを指示する信号である。この信号はシ
リアルにＡＮＰに入ってきた重みデータをシフトレジス
タ２７　（第２図）に入れる制御等に使われる。またカ
ウンタ４１６の最下位ビットはインバータ４２２に入力
すれる。このインバータ４２２の出力はＣ８Ｏ信号を生
成する。Ｃ８Ｏはデイジ−チェーンの制御信号であって
、アナログバスＢ１において、前段の２つのＡＮＰから
出される信号の競合を防ぐため、前の時刻のＣ３が落ち
た後、次のＣ８を出すようにデイジー動作を実行するた
めのデイレイ回路を形成する必要がある。このデイレイ
の遅延時間はＷＣＬＫをカウントし、そのカウンタ値で
形成している。カウンタ４１６のカウントが終わり、フ
リップフロップ４３３にその終わったという指示の信号
がインバータ４２３を介してラッチされるが、これはＷ
ＣＬＫでたたいている。すなわち１７個目のＷＣＬＫで
たたいている。インバータ４３７と４３８を通して、ラ
ッチされた信号がカウンタ４１６に戻り、カウンタ４１
６のインクリメント動作をこれ以上させないようにディ
スイネーブルの制御を行っている。インバータ４３８の
出力がロウになると、カウンタ４１６はカウントが停止
する。Ｆ、Ｆ４３３の頁の出力はフリップフロップ４４
２に入っている。これがシフトレジスタ４０８の出力の
ゲート信号になる。すなわち、１６個のディジタル重み
データが入ってくるのをシフトレジスタ４０８で順々に
シフトし、符号ビットを除いた数値ビットの１５ビット
のデータをパラレルに並べたところでこれらを出力する
。シフトしている間は出力は出ないようにし、全部入っ
たところで出力するためのゲート信号がＷＲである。シ
フトレジスタ４０８の内容はＡＮＰの掛算器に与えられ
る。Ｆ、Ｆ４３３から出力される信号は、分岐されてシ
フトレジスタのイネーブル信号に使われる。Ｆ、Ｆ４４
２はＦ、Ｆ４３３の出力を立ち上がりでラッチするもの
である。ＷＣＬＫの１６１１１の立ち下がりラッチでシ
フトが完了し、その後ゲートを開くのに立ち上がりラッ
チでもよいが、立ち下がりで行っている。Ｆ、Ｆ４１２
はシグモイド関数の選択用のパルス信号を作るものであ
る。Ｆ、Ｆ４１２を使ってリセット信号がはいった時点
で、ＷＤ、すなわち重みディジタル入力信号が０か１に
よってシグモイドを使うか使わないかを選択する。この
方法は本システムで使用されない場合もある。実際はシ
グモイド選択信号は、外部から直接形成する。下の回路
はデイジ−チェーン回路である。カウンタ４１６の出力
をＦ、Ｆ４３４でデイレイを作り、そのデイレイで最後
のＦ、Ｆ４４５をトリガを掛けている。このことにより
、ＤＣＬＫの１τ分ズラした上に、そのままズラすので
はなく、頭をおとすようにしている。すなわちＣＳＩ信
号それ自身はＤＣＬＫの１周期分はないこともあり、そ
のＣＳＩをＣ８ＯにするためにはＣＳＩに対して、最初
の、例えば、２マイクロ分を削って波形の前を遅らせ、
後ろはそのまま信号を作っている。ゲート４２５と４２
７はＣＳＩのバッファゲートである。正のバッファとイ
ンバータバッファである。

第１７図はサンプル／ホールドＳ／Ｈ信号と、ＯＣ信号
を形成する位相制御回路２９（第５図）である。Ｓ／Ｈ
信号はインバータ５１５に入るものと、ゲート５２４に
入るものと別れている。ＯＣ信号も同様である。Ｓ／Ｈ
信号がゲート５２４とインバータ５１５に別れ、インバ
ータ５１５経由でゲート５２５に入るとその後はインバ
ータが８段ある。Ｓ／Ｈ信号に対してそのままの位相と
逆位相の２通りの信号を作っている。これはインバータ
を数段骨カスケードに結合し、たすきがけすることによ
り２つの出力が同時に１になることを避けている。すな
わち、サンプル／ホールドＳ／Ｈ信号の２つ、Ｓ／ＨＯ
とＳ／Ｈ１を形成し、それが両方とも１にならないよう
にするようにしている。すなわち、インバータチェーン
はＳ／Ｈ信号の両方が同時オンを避けるためのデイレイ
回路である。デイレイの遅延時間はインバータチェーン
の長さによって決まり、片方がオンになってから数段骨
遅らせ、もう片方をオンにしている。

Ｓ／ＨＤ　ＯとＳ／ＨＤＩに関しても同様である。

ＯＣ信号に関する回路も基本的には同じであるが、それ
はＣＲ５Ｔ信号がゲート５２８と５２９に入っているの
で、ＣＲ８Ｔが１の場合には強制的に両方出力を１にす
る。ＯＣＯとＯＣＩの両方共、同時に１になることを避
けているが、ＯＣの場合はＣＲ３Ｔが１の場合だけ同時
に１になるようにしている。このことにより、アナログ
スイッチの制御を介して積分器のコンデンサの電荷を放
電するというリセット機能を実現している。

第１８図は１５ビットのシフトレジスタ２７（第２図）
である。ゲート６０２と６０３及び６０１４、そしてＦ
、Ｆｅ１２で１ビットに相当し、これを使って説明する
。ゲート６０３には、前の時刻の出力が入力されている
もので、これはＦ。

Ｆｅ１２の出力である。前のビットからの入力というこ
とで、シフト用のデータ信号となる。ゲート６０３に入
っている他の信号は５ＨＦＴ、すなわちシフト信号のイ
ンバータである。これはシフト制御信号で、これが有効
のとき、シフトの指示を行うことになる。またゲート６
０２にはＦ、　Ｆｅ１２そのものの出力が入っている。

これは自分自身の出力をフィードバックしていることに
なる。

ゲート６０２の他の入力には５ＨＦＴ信号のインバート
が同じように入っているが、この位相はゲート６０３に
入っているものと異なる。これによりシフトが無効の時
に、今の出力をそのまま保持することになる。クロック
信号はシフトと無関係に常時入ってくるので、クロック
が入ってもシフトが有効でなければシフトは行わない。

シフト信号５ＨＦＴが有効の時だけ前のビットをシフト
し、ゲー）６０３を通って入力することでシフト動作と
なる。ＷＲ倍信号ゲート６３２．６３３等のアンドに入
っている。これは各ビットの出力を出すか出さないかの
選択信号となり、乗算器の方にシフトレジスタに格納さ
れたデータをわたすかどうかの制御信号となる。また、
ファンアウトをとるために、例えばインバータ６２０に
よって１５（固のうち５個のＦ、Ｆのリセット信号そし
て、ゲート６２６で１０個のＦ、Ｆのリセット信号を受
は持つようにしている。ファンアウトのシフトレジスタ
６０８はシフトイネーブル５ＨＦＴと出力のイネーブル
ＷＲの機能がついている。

次に、本発明に係るニューロコンピュータを帰還型ネッ
トワークで構成した場合について説明する。

第１９Ａ図は帰還型ネットワークの概念図である。

帰還型ネットワークの場合にも、基本的には入力が存在
するが、自分が出力した信号も帰って（るという帰還路
をもった構造となる。この帰還方式は、階層型ニューラ
ルネットワークにおける１層を時分割多重使用するタイ
プとして利用される場合と、またいわゆるホップフィー
ルド型のニューラルネットワークとして利用される場合
がある。

前者の場合、ＡＮＰの入出力信号は、時分割であるので
、各ＡＮＰの出力点ではある一定のシーケンスサイクル
毎にその間じＡＮＰの出力データが逐次に出力されて、
１つシーケンスサイクルごとに階層型ニューラルネット
ワークの入力層、中間層、出力層として順次動作する。

後者の場合、ＡＮＰの出力が特定の値になるまで、つま
り安定するまで、出力電圧が帰還される。帰還している
結果を出した時に、その結果が前のデータ、つまり自分
が前に出したデータと一致するまで、状態が繰り返され
、安定解に達すれば収束となる。

本発明の実施例によれば、第１９Ｂ図に示されるように
、帰還路を共通アナログバスＣＢで実現することになり
コの字型の帰還部が存在する。そして１個目分が計算し
て出したものが出力され帰還路を通じて各ＡＮＰからの
出力がフィードバックされることになる。この帰還動作
を繰り返していく。

第２０図は本発明のニューロコンピュータを階層型ネッ
トワークとして動作する帰還型ネットワークによって実
現した実施例である。アナログ入力ボート１．２からの
時分割アナログ入力信号に対してＡＮＰＩ、２．３にお
いて積和演算を行い、ＡＮＰＩ、２．３を中間層として
動作させＡＮＰｌ　２．３からアナログバスＢ２に時分
割出力し、この出力信号を帰還路であるアナログコモン
バスＣＢを介してアナログバスＢ１に帰還し再びこの帰
還信号に対してＡＮＰＩ、２．３で積和演算を行うこと
により、ＡＮＰＩ、２．３を出力層として動作させるこ
とにより、−層のＡＮＰＩ、２゜３により階層型ネット
ワークを実現したものである。マックスバリューノード
回路１８７はマスクコントロールブロックのＤＣ３出力
を受けてアナログバスＢ２にダミー信号を生ずる。そし
てマスタコントロールブロソクからＤＣＬＫ及びＷＣＬ
Ｋがそれぞれデイジー回路１７１に入力され、ＣＳＩ信
号の立ち上がり及び立ち下がりのタイミングを規定する
。

第２１Ａ図は第２０図に示した帰還型階層ネットワーク
のタイミングチャートである。

ＤＣＬＫが立ち上がっている間だけ、ＷＣＬＫは発生し
、ＤＣＬＫが立ち上がってからアナログ信号が定常化し
、かつ重みデータがシリアルに入ってきた後で、パラレ
ルに揃う前のタイミングでマスクコントロールブロック
１８１からのＣ８０１がデイジー回路１７１に入力され
■に示すように立ち上がる。この時アナログ入力ボート
１よりサンプル／ホールドＳ／Ｈに保持されているアナ
ログ信号はアナログスイッチ１７５を介してアナログバ
スＢｌに現れ、ＡＮＰＩ、２．３で積和演算が行われる
。次のＤＣＬＫの入力で、デイジー回路１７２へのＣＳ
　’Ｉが■に示すように立ち上がると、アナログ入力ボ
ートからの入力信号を保持しているサンプル／ホールド
回路Ｓ／Ｈの信号がアナログスイッチを介してアナログ
バスＢ１上に現れ、ＡＮＰＩ、２．３で２回目の積和演
算が行われる。さらに次のタイミングでＤＣＬＫが入力
した後、■に示すようにマスクコントロールブロックよ
りダミー信号ＤＣ３が発生し、ＡＮＰ　１゜２．３にお
いては、固定電圧に対する３回目の和が実行される。次
の５ＹＮＣ信号が立ち上がっている間に、ＡＮＰｌ、２
．３の出力層の積和演算が行われる。重みメモリへのア
ドレス１の信号のアドレスカウント禁止信号が立ち上が
っている間だけ、アドレスカウンタをカウントするＷＣ
ＬＫがイネーブルされ、それ以外の時には、そのカウン
トは抑止される。次に、Ｃ８０２がマスクコントロール
ブロックよりＡＮＰＩに与えられると、ＡＮＰＩは、前
回の積和の結果をアナログバスＢ２に出力し、アナログ
共通バスＣＢを通してアナログバスＢ１に帰還し、■で
示すように再びＡＮＰＩ、２．３において積和演算を行
う。Ｃ３Ｏ２がＡＮＰ　１の内部のデイジ−チェーン回
路において、所定遅延を加えられた後、ＡＮＰ２に■に
示すように入力信号ＣＳＩを加え、この時、ＡＮＰの出
力信号がアナログバスＢ２に共通バスＣＢ及びアナログ
バスＡ１、Ｂ１を介して再びＡＮＰＩに加えられ、ここ
で積和演算が行われる。同様にＡＮＰ２からのＣ８Ｏは
所定時間遅らせた後、ＡＮＰ３のＣＳＩ信号となり、こ
のＣＳＩ信号が■に示すように立ち上がった時にＡＮＰ
３の出力信号がアナログバスＢ２．共通バスＣＢ、アナ
ログバスＢ１を介して再びＡＮＰＩ、２．３に帰還され
てここで積和演算が行われる。同様に■に示すようにダ
ミーノードからの信号ＤＣ３の立ち上がりの際に再び、
固定電圧に対してＡＮＰＩ、２゜３により和の演算が行
われる。そして、次のＣ８０２の信号の立上りでＡＮＰ
Ｉ、２からＳ／Ｈを介して出力が■、■に示すように生
じる。なお、アナログ入力ボート２からは出力されない
。

ここで■、■、■はＡＮＰＩ、２．３が中間層として動
作し、■、■、■はＡＮＰＩ、２．３が出力層として動
作する。従ってこの実施例によれば、ＡＮＰＩ、２．３
の１層のみの構成で階層型ネットワークを構成できる。

第２２図は本発明にかかるアナログニューロコンピュー
タをホップフィールド型の帰還型ネットワークで構成し
た実施例であり、第２３図はそのタイミングチャートで
ある。マスクコントロールブロック１８１の、メモリ・
アドレス端子及びモード端子の出力が重みメモリブロッ
ク１８５に加えられ、この重みメモリブロック１８５の
データ出力であるＢＩＯはＡＮＰＩ、Ｂ１．１はＡＮＰ
２、Ｂ１２はＡＮＰ３に接続される。マスクコントロー
ルブロック１８１のＣ３Ｏ１の端子からの出力信号は、
デイジー回路１７１、スイッチ１７５に加えられ、この
信号の立ち上がりで、アナログ入力ボート１からのサン
プル／ホールド回路１７３の出力をアナログバスＢ１に
乗せる。そしてデイジー回路１７１で所定時間遅延され
た後、Ｃ８Ｏの出力が生じ、これがデイジー回路１７２
にＣ８Ｉとして加えられてアナログ入力ボート２に接続
されたサンプル／ホールド回路１７４の信号をスイッチ
１７６を介してアナログバスＢ１に乗せる。

同様にデイジー回路１７２′の出力信号Ｃ８Ｏがアナロ
グ入力ボート３に接続れたサンプル／ホールド回路１７
４′の出力スイッチ１７６′を開いてその信号をアナロ
グバスＢ１に乗せる。ＡＮＰｌでは第２３図に示すよう
に、ＤＣＬＫ信号の１周期で１つの積和の演算を行い、
ＤＣＬＫ信号がハイの時に重みクロックを駆動し、その
重みクロックに同期して入るディジタル重みデータと、
アナログ入力信号との掛は算を行い、ＤＣＬＫの後半の
ロウ信号の時に、サンプル／ホールド信号ＳＨがハイと
なり、積分器のキャパシタにおいて、和の動作を行う。

すなわちｃｓｏｉすなわちデイジー回路１のＣＳＩがハ
イになっている期間■で、バスＢｌ上のアナログ信号に
対してＡＮＰＩ、２３は積和演算を行う。また、マスク
コントロールブロック１８１からのＯＣ信号がハイとな
ると、ＡＮＰｌ、２．３はオフセットキャンセルを行い
、サンプル／ホールドして１つの積和演算周期を終える
。次に第２のデイジー回路１７２の入力信号ＣＳＩがハ
イ■になるので、次のアナログ入力ボートからの入力信
号に対しＡＮＰＩ、２．３は積和演算を行う。そして、
その積和演算周期が終了した後に、デイジー回路１７２
′にＣＳＩ信号が入り、サンプル／ホールド回路１７４
′から出力信号が生じて、■で示すように第３番目の積
和演算サイクルに入る。

次にマスクコントロールブロック１８１からＣ３Ｏ２信
号■が生じて、ＡＮＰＩから前回の積和サイクルの時に
形成されていた信号がアナログバスＣＢを介して帰還さ
れ、その帰還された信号に対して、ＡＮＰＩ、ＡＮＰ２
．ＡＮＰ３で積和演算を同時に行う。次に所定時間遅延
した後、ＡＮＰｌのＣ８Ｏ出力信号が■でＡＮＰ２に加
えられ、ここでデイジ−チェーン的に前回の積和サイク
ルの時に蓄えられた信号をＡＮＰ２が出力する。この信
号はアナログバスＣＢを介して帰還されてＡＮＰＩ、Ａ
ＮＰ２．ＡＰＮ３で積和演算を■で駆動する。そして同
様に所定時間遅延した後、ＡＮＰ２のＣ３ｏが■でＡＮ
Ｐ３に加わえられ、ここでＡＮＰ３からの出力をアナロ
グバスＣＢを介して帰還して、ＡＮＰＩ、ＡＮＰ２．Ａ
ＰＮ３において■で積和演算を行う。帰還型ネットワー
クにおいては、第２３Ａ図及び第２３Ｂ図に示すように
、３つのＡＮＰにおいて、６つの積和演算サイクルを経
て出力が、それぞれサンプル／ホールド回路１７７．１
７８．１７８′を介してアナログ出力ボートＯ１１，２
へと出力される。また、サンプル／ホールド回路１７７
．１７８．１７８′の出力信号がアナログマルチプレク
サ１７９で選択出力されたものをＡ／Ｄコンバータ１８
０を介してＭＰＵ１８２、メモリ１８２、通信インター
フェイス１８４を含むデジイタル制御回路に与えられる
。ＭＰＵ１８２で現時刻のニューロン出力状態と前時刻
のニューロン出力状態が同じになったかどうかをチエツ
クする。同じになれば収束したものと判定する。このよ
うに、１本の共通アナログバスＣＢを介して実行される
。帰還動作を繰り返していくことによって安定解に到達
すればこれを最終的な出力とする。

第２４図は、帰還型ネットワークと階層型ネットワーク
を組み合わせたものの最適実施例である。

入力層としてデイジー回路が設けられ、中間層にはＡＮ
ＰＩ、２．３が設けられる。出力層にはＡＮＰ４，５が
設けられる。そして中間層のＡＮＰｌ、２．３の出力は
アナログバスＢ２と共通アナログバスＣＤを介してアナ
ログバスＢ１に帰還される。また、アナログバスＢ１、
Ｂ２にはダミーノードとして働くマンクスバリューノー
ド回路１８７が接続されている。そして、出力層を構成
するＡＮＰ４．５の出力はサンプル／ホールド回路１７
７．１７８をそれぞれ介してアナログ出力ボート０及び
１に出力される。Ｂ３は出力層アナログバスである。

第２５図を用いて第２４図に示したニューラルネットワ
ークの動作を説明する。

まず、ＤＣＬＫ及びＷＣＬＫがマスクコントロールブロ
ックからデイジー回路１７１及びＡＮＰｌ、２．３，４
．５にそれぞれ入力される。マスクコントロールブロッ
ク１８１から■に示すようにＣ３ＯｌがＣ８■として第
１のデイジー回路１７１に入力されるとアナログ入力ボ
ート０からの信号がサンプル／ホールド回路１７３及び
スイッチ１７５を介してアナログバスＢ１に生じ、ＡＮ
ＰＩ、２．３において積和演算がＳＨＩ及びＣＳ１の制
御で行われる。

次に、Ｃ３Ｏ１が立下がった後、所定時間経過後に第２
のデイジー回路１７２に入力されるＣ８Ｉ信号が■に示
すように立ち上がると、アナログ入力ボート１からの信
号かサンプル／ホールド回路１７４及びスイッチ１７６
を介してアナログバスＢ２により中間層のＡＮＰＩ、２
．３において、ＳＨＩに示すように積和演算が行われる
。同様にＣ８Ｏが信号が立ち下がった後、所定時間経過
後に■に示すように第３のデイジー回路へのＣＳＩ信号
が立ち上がると、中間層ＡＮＰＩ、２．３で積和演算が
行われる。そして、中間層ＡＮＰ　１゜２．３の出力は
Ｃ３Ｏ２が■で示すように立ち上がってＡＮＰＩに加え
られると、アナログバスＢ２に出力されその出力は共通
アナログバスＣＢを介してアナログバスＢ１に帰還され
るので、中間層のＡＮＰＩ、ＡＮＰ２．ＡＮＰ３におい
ては再び積和演算が行われＳＨＩとＯＣｌの制御で積和
演算が行われると共に、ＡＮＰＩの出力はアナログバス
Ｂ２上に生じているので、ＡＮＰ４．ＡＮＰ５において
も、ＳＨ２とＯＣ２の制御で積和演算が行われる。すな
わち、この実施例においては、中間層ＡＮＰＩ、ＡＮＰ
２、ＡＮＰ３と出力層ＡＮＰ４．ＡＮＰ５において同時
に積和演算が行われる。

次に、Ｃ３Ｏ２が立ち下がった後所定時間経過後に中間
層のＡＮＰ２に■に示すようにＣＳＩ信号を入力される
とＡＮＰ２の出力信号はＡＮＰ２、共通バスＣＢを介し
てアナログバスＢ１に帰′還されるので、ＡＮＰＩ、２
．３においては再び積和演算が行われると共にＡＮＰ４
．５においても同時タイミングで積和演算が行われる。

さらに、■で示すようにＣＳＩ信号がＡＮＰ３に入力さ
れるとＡＮＰ３は出力信号をアドレスバスＢ１に生じる
のでＡＮＰＩ、２．３及び出力層のＡＮＰ４．５で同時
に積和演算が実行される。

その次に、マックスバリューノード回路１８７ヘダミー
信号ＤＳＣＩが■で与えられると、アナログバスＢに■
に一定電圧が出力され、この電圧は共通バスＣＢ及びア
ナログバスＢ１を介して帰還され、これに対して、ＡＮ
ＰＩ、２．３で積和演算が行われる。それと共に出力層
ＡＮＰ４．５でも積和演算が行われる。

５ＹＮＣＩは、中間層で積和演算される期間と中間層及
び出力層で積和演算される期間にわたってハイであり、
５ＹＮＣ２は中間層と出力層で積和演算がされる間がハ
イである。そして、Ｃ８０３が出力されるとＡＮＰ４は
■のところで出力を生じ、そのＣ３Ｏ３信号が立ち下が
った後、所定時間後にＡＮＰ　５もまた出力を■のとこ
ろで生ずる。

なお、アドレス１及びイネーブル信号がロウである間は
ＷＣＬＫが抑止される。

第１２Ｃ図及び第１’　２　Ｄ図に従って、学習アルゴ
リズムを実行する際にＭＰＵとＡＮＰのインターフェイ
スを構成する回路について、第２６図及び第２７図を参
照して説明する。第２６図は、第８図に示した階層型ネ
ットワークにおいて、ＭＰＵからの入力データをＡＮＰ
のネットワークに取り組むか、或いは通常のアナログ入
力信号をＡＮＰのネットワークに取り込むかを制御する
入力制御ブロック回路７２１をアナログバスＢ１の前段
すなわち入力段に設けたものである。さらに、アナログ
バスＢｌ、Ｂ２はそれぞれサンプル／ホールド回路７２
２，７２３を介してアナログマルチプレクサ１７９に接
続され、入力段及び中間層の重みデータもＭＰＵにおい
て、学習アルゴリズムに従って決定される。その他は階
層型ネットワークの前記実施例と同一箇所は同一番号を
付して省略する。

入力制御ブロック７２１は、マスクコントロールブロッ
ク１８１からＣ３Ｏ１がＣＳＩとして入力されるととも
に、ＤＣＬＫ及びＷＣＬＫが入力され、また、ＭＰＵア
ナログバス及びデータバスに接続される。さらに、アナ
ログ入力ボート１及び２からの入力信号も入力制御ブロ
ック７０１に入力される。入力制御ブロック７２１は入
力段として動作し、その出力はアナログバスＢ１に接続
される。

第２７図は本発明の入力制御ブロック回路７２１の構成
図である。同図において７０１はアドレスデコーダ、７
０２はファーストインファーストアウトのＦＩＦＯメモ
リ、７０３はＤ／Ａコンバータ、７０４はＤタイプのフ
リップフロ・７ブ、７０５はデイジー回路である。

学習アルゴリズムが実行される場合には、階冒型のニュ
ーラルネットにはＭＰＵからのデータが完全情報として
入力される。この場合、ＭＰＵからのアドレスがアドレ
スバス７０６に入力され、アドレスデコーダ７０１で特
定なアドレスを検出し、ラッチ信号としてＤタイプのフ
リップフロップ７０４にＭＰＵからのデータの１ビット
をセットする。そのセット情報によってＭＰＵからのデ
ータをアナログバスＢ１を介してＡＮＰに入力させるか
、アナログ入力ボートからのアナログ入力をデイジー回
路７０７，７０８を介してアナログ入力バスに入力させ
て通常モードで使用するかを決定する。マスクコントロ
ールブロック１８１からのＣＳＩが入力された時点で、
もしフリップフロップ７０４の内容が１であるならば、
アンドゲート７０９の出力が１で、下のアンドゲート７
１０の出力はＯとなる。従ってデイジー回路７０５には
ＣＳＩ信号が入力されず、ＣＳＩの立ち上がりから所定
時間だけ遅延させたＣ８Ｏ信号も０のままである。その
ため、ＭＰＵのデータが格納されたＦＩＦＯメモリ２の
出力は、Ｃ８ＩがＯであるからアナログスイッチ７１３
は閉じたままとなり、Ｄ／Ａコンバータ７０３を介して
アナログバスに出力されない。

このとき、アンドゲート７０９の出力は１であるから、
これは通常モードであってデイジー回路７０７のＣＳＩ
は１となり、アナログ入力ボート１からのアナログ入力
がサンプル／ホールド回路７１１を介してアナログバス
に乗る。その入力完了後、ＣＳＩが立ち下がり、所定時
間経ったのち、Ｃ８Ｏが入力されてデイジー動作となっ
て下のデイジー回路７０８に入力される。この時アナロ
グ入力ボート２からの入力がサンプル／ホールド回路７
１２を介してアナログバスに入力される。そして、時分
割動作によってアナログ入力が中間層の各ニューロチッ
プにそれぞれ入力される。

一方、フリップフロップ７０４の内容が０である場合に
、マスクコントロールブロック１８１からのＣ８■はア
ンドゲート７１０を介してデイジー回路７０７に入力さ
れ同時に、アナログスイッチ７１３にも入力される。こ
の場合、Ｄ／Ａコンバータ７０３の出力がアナログバス
Ｂ１に出力される。そしてこれが完了すると、Ｃ８Ｏが
立ち上がり、この時ＦＩＦＯメモリの最後のＤＯデータ
がＤ／Ａコンバータ７０３を介してＤ／Ａ変換されてア
ナログバスに乗ることになる。そして、ＦＩＦＯ動作も
同時に行われ、これと並行してアンドゲート７１４．７
１０を経てデイジー回路７０５のＣＳＩへ自らが出力し
たＣ３Ｏが帰還し、Ｄ／Ａコンバータ７０３を介して、
ＦＩＦ○メモリからアナログバスＢ１に順次完全情報が
出力される。ＦＩＦＯメモリ７０２は例えば、完全情報
としてＡ−Ｚを学習する場合、Ｚまで学習終了した時点
でエンプティとなる。ＦＩＦＯメモリ７０２がエンプテ
ィになると、アンド回路７１４の出力が０となるので、
アンド回路７１０の出力も０となり、アナログスイッチ
７１３は閉じられる。このＦＩＦＯメモリ７０２への入
力はＭＰＵからの特定なアドレスによってイネーブルと
なり、その時のＭＰＵデータはＦＩＦＯメモリの１番左
側のアドレスに順番に格納されることになる。学習時の
ＭＰＵからのデータは学習するべき入カバターンであっ
てこれは完全情報となる。このようなり０からＤ７まで
のｎ　ＩＩＩの完全情報が多重記憶された形でニューラ
ルネットの重みデータへ写像されて、結果としてニュー
ラルネットが自己組織される。

各入カバターンＤｌに対する重み情報が前述した学習ア
ルゴリズムによって定まり、その定まった重みデータは
ＭＰＵを介して重みメモリブロック１（１８５）とブロ
ック２（１８６）に格納される。

〔発明の効果〕

本発明によれば、ｎ個のニューロチップカラする前段層
とｍ個の複数のニューロチップからなる後段の層を考え
るとき、従来は配線数がｎｍ個になるのに、本発明の実
施例によれば、アナログバス１本にすることができるの
で配線数を大幅に減少させることができ、また、ｎ個の
ニューロチップからなる層に入力アナログ信号を入力す
る際に、放送方式と同様にアナログバスを介して同時に
入力できるので、１層内のｎ個のニューロチップが並列
演算ができる。さらに、各層についてもパイプライン処
理が行われるので、演算速度を高速にできる。

また、ニューロチップをアナログ回路で構成しているの
で、回路の規模が小さくてすみ、このため電力も小さく
てすむので、多数のニューロチップによりニューロコン
ピュータを構成するこができる。そして、ニューロチッ
プの数を増やすことはマスクコントロールブロック内の
制御パターンをかえることにより容易に行える。

さらに、学習アルゴリズムの実行時とアナログ入力信号
の入力時とを選択することにより、ＡＮＰが学習機能を
効率よく実行することができる。

【図面の簡単な説明】

第１　Ａ図は、本発明のニューロコンピュータの原理ブ
ロック図、 第１Ｂ図は、本発明のアナログニューロプロセッサ＜Ａ
ＮＰ）のチップから構成されたパッケージの概略図、 第１Ｃ図は、本発明のＡＮＰの内部構成図、第２図は、
本発明のアナログニューロプロセッサの原理構成図、 第３図は、本発明の基本ユニソＩ・の一実施例のブロッ
ク図、 第４図は、本発明の基本ユニットの実施例の具体的回路
図、 第５図は、本発明の基本ユニットの他の実施例の具体的
回路図、 第６図は、本発明の基本ユ丹ットに用いられる積分器の
動作タイミングを説明する図、第７Ａ図は、階層型ニュ
ーラルネットワークの概念図、 第７Ｂ図は、本発明による階層型ニューラルネットワー
クの概念図、 第８図は、本発明のニューロコンピュータを階層型ネッ
トワークで実現した一実施例の具体的回路、 第９Ａ図、第９Ｂ図は、第８図に示した信号処理のタイ
ミング図、 第１０図は、ディジタル重みデータの読み込みタイミン
グを示す図、 第１１Ａ図は、マスクコントロールブロックの具体的回
路図、 第１１Ｂ図は、制御パターンメモリ及びマイクロコード
メモリの構造を示す図、 第１２Ａ図は、重みデータメモリへのデータ充填方法を
示す図、 第１２Ｂ図は、重みデータメモリの具体的構成図、 第１２Ｃ図及び第２０Ｄ図は学習アルゴリズムのフロー
チャート、 第１３図は、デイジー回路の具体的回路図、第１４図は
、マックスバリューノード回路の具体的回路図、 第１５図は、シグモイド関数発生販路の具体的回路図、 第１６図は、シーケンスジェネレータの具体的回路図、 第１７図は、位相制御回路の具体的回路図、第１８図は
、シフトレジスタの具体的回路図、第１９Ａ図は、帰還
型ネントヮークを説明する概念図、 第１９Ｂ図は、本発明のニューロコンピュータにより帰
還型ネットワークを構成した場合の説明図、 第２０図は、本発明によるニューロコンピュータにより
、第１の帰還型ネットワークを構成した実施例の具体的
回路図、 第２１Ａ図及び第２１Ｂ図は、第２０図に示した実施例
の信号処理を示すタイミング図、第２２図は、本発明の
ニューロコンピュータにより、第２の帰還型ネットワー
クを構成した実施例の具体的ブロック図、 第２３Ａ図及び第２３Ｂ図は、第２２図に示した実施例
の信号処理を示すタイミング図、第２４図は、本発明の
ニューロコンピュータにより階層型と帰還型とを組み合
わせた他の実施例のブロック図、 第２５Ａ図及び第２５Ｂ図は、第２４図に示した実施例
の信号処理を示すタイミング図、第２６図は、本発明の
一実施例に係り学習アルゴリズムを実行する階層型ネッ
トワークのブロック図、 第２７図は、上記実施例の入力制御回路の具体的回路図
、 １２８図は、ニューロンモデルの基本ユニットの原理構
成図、 第２９図は、階層型ニューラルネットワークの構成概念
図である。 １２・・・制御パターンメモリ、 １３・・・シーケンサ、 １４・　・　・重みメモリ、 １５・・・ディジタル制御手段、 １６・・・Ｄ／Ａコンバータ、 １７・・・Ａ／Ｄコンバータ、 １８・・・ＡＮＰで構成したニューラルネットワーク、 １９・・・入力制御手段。

Claims (1)

1. 【特許請求の範囲】 １）アナログ信号を第１のアナログバスから時分割的に
   入力し、積和演算を行ってアナログ信号を第２のアナロ
   グバスに出力するアナログニューロプロセッサの集合か
   らなるニューラルネットワーク（１８）と、 該ニューラルネットワーク（１８）の制御信号のパター
   ンを格納する制御パターンメモリ（１２）と、 該制御パターンメモリと重みメモリのアドレスを発生す
   るシーケンサ（１３）と、 各アナログニューロプロセッサの重みデータを格納する
   重みメモリ（１４）と、 前記ニューラルネットワーク（１８）と制御パターンメ
   モリ（１２）とシーケンサ（１３）と重みメモリ（１４
   ）とを制御するとともに学習アルゴリズムを実行するデ
   ィジタル制御手段（１５）と、 前記ニューラルネットワーク（１８）の入力段に設けら
   れ、該ディジタル制御手段（１５）から入力される学習
   アルゴリズムを実行するための入力信号かアナログポー
   トから入力されるアナログ入力信号かの一方を選択する
   入力制御手段（１９）とからなることを特徴とするニュ
   ーロコンピュータにおける学習処理方式。 ２）前記入力制御手段は、学習時にネットワークの重み
   情報として多重記憶すべき完全情報の各情報を与えられ
   る順序に従って格納していくＦＩＦＯ手段と、 該ＦＩＦＯ手段に接続されるＤ／Ａ変換手段と、ＭＰＵ
   からの特定のアドレスをデコードするアドレスデコード
   手段と、 前記特定なアドレスが指定される場合にＭＰＵからのデ
   ータを少なくとも１ビットをラッチするラッチ手段と、 前記ラッチ情報に従って前記アナログニューラルネット
   に入力すべき入力信号をアナログ入力ポートからの信号
   か前記ＦＩＦＯ手段の出力信号かを選択する選択手段と
   、 前記選択手段でＦＩＦＯの出力が選択されるとき前記制
   御パターンメモリからのＣＳＩ信号に従って前記ＦＩＦ
   Ｏから読み出したデータをＤ／Ａ変換を介して、前記Ａ
   ＮＰに送信してＣＳＯ信号を出力するデイジー回路手段
   と、 前記ＦＩＦＯがエンプティになったことを示す信号の発
   生したとき前記ＦＩＦＯから出力を停止する手段とから
   なることを特徴とする請求項１記載のニューロコンピュ
   ータにおける学習処理方式。 ３）学習アルゴリズムを処理するディジタル制御手段が
   各ＦＩＦＯから出力される各完全情報に応答して生成さ
   れる前記ニューラルネットワークの出力と教師信号また
   は前の出力値との誤差から重み更新量を計算し、前記重
   み更新量を重みメモリを介して前記ニューラルネットワ
   ークに与える動作を前記誤差が小さくなるまで繰り返し
   て決定した重み情報を重みメモリに格納することを特徴
   とする請求項１記載のニューロコンピュータにおける学
   習処理方式。 ４）前記デイジー回路のＣＳＯ信号を前記ＦＩＦＯのエ
   ンプティ信号によって制御された信号としてＣＳＩに帰
   還することで前記ＦＩＦＯがエンプティになるまで前記
   Ｄ／Ａコンバータを介して前記ＡＮＰに送信することを
   特徴とする請求項２記載のニューロコンピュータにおけ
   る学習処理方式。