JPH0222905A - Ｆｅｔ増幅器用電源の保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ソースＳを接地したＦＥＴのゲートＧに負電圧−Ｖ、を
印加しドレインＤに正電圧＋ｖＤを印加するＦＥＴ増幅
器用のシーケンス電源の保護回路に関し、 負のゲート電圧−ＶＩＳより先に正のドレイン電圧＋Ｖ
。が出力されて、ＦＥＴに過大なドレイン電流を流して
ＦＥＴを破損するのを防止することを目的とし、 電源出力のドレイン電圧用の正電圧＋ＶＤとゲート電圧
用の負電圧−Ｖ、を夫々レベル変換器にて論理レベルに
変換したのちに比較器にて比較演算し、規定の負電圧−
ｖＧが出力しないで正電圧＋ｖＤが出力したことを検出
した時には、スイッチ手段により電源からのドレイン電
圧用の正電圧＋ＶＤを強制的に断とするように構成する
。

〔産業上の利用分野〕

本発明は無線装置の送信部などに使用される増幅素子と
してＦＥＴ（電界効果トランジスタ）を用いたＦＥＴ増
幅器用の電源の保護回路に関する。

ＦＥＴ増幅器は負のゲート電圧が一定値以上になった後
に、正のドレイン電圧を印加しなければドレインに過電
流が流れてＦＥＴが破損する。

このためソースを接地したＦＥＴ増幅器には、ＦＥＴの
ゲートとドレインの印加電圧の順序を定めたシーケンス
電源が使用される。

〔従来の技術〕

ＦＥＴ増幅器用のシーケンス電源の従来例を第５図に示
す。　図の一点鎖線内がシーケンス電源１００であり、
正電圧＋Ｖ、と負電圧−ｖｌを入力し、後述のごとく電
圧制御し、規定の正電圧＋ＶＤと負電圧−ｖ６を出力し
、負電圧−■、を、ソースＳを接地したＦＥＴのゲート
ＧにチョークＬ１を通して供給し、正電圧＋ＶＤをチョ
ークＬ２を通してドレインＤに供給して、高周波入力Ｒ
Ｆｉｎを増幅し高周波出力ＲＦｏｕｔを出力するＦＥＴ
増幅器２００の直流バイアスを定める シーケンス電源１００は、トランジスタＴＲ１，ＴＲ２
゜ＴＲ５と抵抗器Ｒ１，Ｒ２より成る正電圧の直列制御
型電源部１０Ａと、トランジスタＴＲ３と抵抗器Ｒ３，
Ｒ４による負電圧の直列制御型電源部２０＾およびツェ
ナーダイオードＤ１と抵抗器Ｒ５，Ｒ６とトランジスタ
ＴＲ４，ＴＲ５より成るドレイン電圧制御部３０＾によ
り構成される。そして通常は、入力の正入力＋ＶＩには
＋１２Ｖ、負入力−Ｖ、には一１２Ｖが印加される。す
ると負入力の直列制御型電源部２０Ａの負出力−ＶＧは
、−ＶＧ　　＝−ＶＩ　　Ｘ　Ｒ４／（Ｒ３＋Ｒ４）　
＋Ｖ　ｍｔ（ＴＲ３）が出力され、正常時は約−５ｖと
なる。

正電圧の直列制御型電源部１０Ａの正出力＋ＶＤは、＋
ＶＤ　＝　（＋ＶＩ　−Ｖｃｔ（ＴＲ５）　）　ｘ　Ｒ
２／（Ｒ１＋Ｒ２）　＋ｖ　ｃｔ（ＴＲ５）−Ｖ　Ｃ１
（ＴＲ２）−Ｖ　Ｉｔ（ＴＲＩ）が出力され、正常時は
約＋ＩＯＶとなる。

そして負電圧−ＶＧが出力されない時はＴＲ４に、Ｖ　
ｍｔ　（ＴＲ４）　＝＋ＶＩ　−Ｉｓ　（ＴＲ４）　Ｘ
　Ｒ５−＋０．７Ｖが印加するため、ＴＲ４はＯＮ、　
ＴＲ５はＯＦＦとなる。

この時、ＴＲ２のｖ３は、 Ｖ　１（ＴＲ２）　　＝＋ＶＩ　−Ｌ　（ＴＲ２）　ｘ
　Ｒ１＝＋Ｖ　Ｉとなり、Ｖ　ｓｔ　（ＴＲ２）　＝　
ＯＶとなるためＯＦＦする。

ＴＲ２のコレクタ電流が流れない時はＴＲＩのベース電
流も流れないためＴＲＩもＯＦＦとなり正出力＋ｖ８は
Ｏｖになる。

負出力−ｖＧの値がツェナーダイオードＤ１の降伏電圧
ＶＤＩを越すとＴＲ４では、 Ｖ　ｍｔ　（ＴＲ４）　＝−ＶＩＶ　ｏｌとなり、ＴＲ
４は０ＦＦＬ、　ＴＲ５はＯＮするため正出力＋ｖ、と
して規定の約＋ＩＯＶが出力する。

〔発明が解決しようとする課題〕

従来のＦＥＴ増幅器用電源の第５図のシーケンス電源１
００は、ドレイン電圧制御部３０Ａのツェナーダイオー
ドＤ１．トランジスタＴＲ４の短絡モードの故障時や、
トランジスタＴＲ３の開放モードの故障時には、負出力
のゲート電圧−Ｖａよりも、正出力のドレイン電圧＋ｖ
わが先に出力されてＦＥＴ増幅器２００に印加され、そ
のＦＥＴを破損するという問題がある。本発明はこの問
題を解決することを課題とする。

〔課題を解決するための手段〕

この課題は、第１図に示す如く、シーケンス電源１００
の出力のドレイン電圧用の正電圧＋ＶＤ１７とゲート電
圧用の負電圧−ＶＧ４ｎを夫々正電圧のレベル変換器１
と負電圧のレベル変換器２へ入力して論理レベルに変換
したのち比較器３にて比較演算し、負電圧−ＶＧｉｆｉ
が入力しないで正電圧＋ＶＤｉｎが先に入力したことを
比較器３が検出した時は、電源１００からのドレイン電
圧用の正電圧＋ＶＤｉ、、の出力＋Ｖ、。□を強制的に
断とするスイッチ手段４からなる保護回路１０を設ける
ようにした本発明によって解決される。

本発明のＦＥＴ増幅器用電源の保護回路の構成を示す第
１図の原理図において、 １００は、入力の正電圧＋ｖ１　と負電圧−ｖｌを制御
し、規定の正電圧＋Ｖ、と負電圧−■、を出力し、負電
圧−ｖＧをソースＳを接地したＦＥＴのゲートＧに供給
し正電圧＋ｖ０をドレインＤに供給して直流バイアスを
定めるＦＥＴ増幅器用の電源である。

１は、電源１００からドレイン電圧用の規定の正電圧＋
ＶＤを入力した時に論理レベルＨを出力する正電圧のレ
ベル変換回路である。

２は、電源１００からゲート電圧用の規定の負電圧Ｖ、
を入力した時に論理レベルＨを出力する負電圧のゝレベ
ル変換回路である。

３は、正電圧のレベル変換回路１の出力の論理レベルＨ
／Ｌと負電圧のレベル変換回路２の出力の論理レベルＬ
／Ｈを比較演算する比較器であって、負電圧のレベル変
換回路２の出力の論理レベルがＨであって正電圧のレベ
ル変換回路１の出力の論理レベルがＨの時に論理レベル
Ｈを出力する。

４は、比較器３の出力の論理レベルＨにより動作して電
源１００から入力したドレイン電圧用の正電圧＋ｖＤを
強制的に断として出力しないスイッチ手段である。

〔作用〕

正電圧のレベル変換回路１は、電源１００からドレイン
電圧用の規定の正電圧＋ＶＤを入力した時に論理レベル
Ｈを比較器３へ出力する。負電圧のレベル変換回路２は
、電源１００からゲート電圧用の規定の負電圧−ｖＧを
入力した時に論理レベルＬを比較器３へ出力する。

比較器３は、常時は正電圧のレベル変換回路１の出力の
論理レベルＨと負電圧のレベル変換回路２の出力の論理
レベルＬを比較演算して出力レベルＬを出力してスイッ
チ手段５を動作させないが、負電圧のレベル変換回路２
の出力の論理レベルがＨであって正電圧のレベル変換回
路１の出力の論理レベルがＨの時に論理レベルＨを出力
してスイッチ手段５を駆動する。

スイッチ手段４は、比較器３の出力の論理レベルＨによ
りスイッチ動作をして、電源１００から入力したドレイ
ン電圧用の正電圧＋ｖＤを強制的に断として出力しない
ので、ゲート電圧用の規定の負電圧−Ｖ、が出力しない
うちに、ドレイン電圧用の正電圧＋ｖＤが先に出力する
ことは無くなって問題は解決される。

〔実施例〕

第２図は本発明の第１の実施例のＦＥＴ増幅器用電源の
保護回路の構成を示し、第３図はその動作を説明するた
めのタイムチャートであり、第４図は本発明の第２の実
施例の構成を示すブロック図である。

第２図において、正電圧のレベル変換回路１は抵抗器Ｒ
１と抵抗器Ｒ２の分圧回路で構成され、電源１００から
ドレイン電圧用の規定の正電圧＋ｖＤＩＮの電圧＋ＩＯ
Ｖを入力した時の分圧回路の抵抗器Ｒ２の接地間の電圧
ａ点電圧を論理レベルＨに変換して比較器３へ出力する
。負電圧のレベル変換回路２は、コンパレータＣＯＭＰ
　１．抵抗器Ｒ３，Ｒ４，ダイオードＤ１にて構成され
、電源１００からゲート電圧用の規定の負電圧−ｖ、　
ＩＮＮノミ−５ｖがコンパレータＣＯＭＰ１の十入力端
に入力した時に、抵抗器Ｒ３，Ｒ４の分圧回路で電源−
５ｖを分圧した電圧−３ｖを一入力端にオフセット電圧
（識別電圧）として入力し、レベル識別して論理レベル
Ｌに変換して比較器３へ出力する。ダイオードＤ１は、
電源−５ｖが電源＋５ｖより先に投入された時にＣＯＭ
Ｐ　１の出力が負となり比較器３を破損するのを防止す
るものである。

比較器３はナンドゲー）　ＮＡＮＤにて構成され、第３
図タイムチャートの正入力■＋ｖＤＩＮの時の正電圧の
レベル変換回路１の出力の論理レベルＨ／Ｌと負入力■
−ｖＧＩＮの時の負電圧のレベル変換回路２の出力の論
理レベルＬ／Ｈを入力し比較演算する。

即ち、正入力■＋ｖ、　ＩＮが規定値＋ＩＯＶの時の変
換出力の論理レベルＨと負入力■−ｖｔ、　ＩＮが規定
値−５ｖの時の変換出力の論理レベルＬを入力する正常
時には、正電圧のレベル変換回路１の出力のａ点が第３
図タイムチャートの０８点の“■２　となり、負電圧の
レベル変換回路２の出力のｂ点が、図０５点の“Ｌ′と
なり、その時は、比較器の出力は図■の如くレベルＬと
なってスイッチ手段４を駆動せず、電源１００からの規
定入力■＋ｖ、　ＩＮの＋ＩＯＶをその優、規定出力■
＋ｖ０゜ｕ７の＋ＩＯＶとして出力する。

そして、ドレイン電圧制御部３０のツェナダイオードＤ
１が短絡故障の場合は、正電圧のレベル変換回路１の出
力のａ点は第３図タイムチャートの０８点の“Ｈ”とな
るが、負電圧のレベル変換回路２の出力のｂ点は、図０
５点の如く、■−ＶＯＩＮが規定値−５ｖになる迄の時
及び規定値−５ｖから外れる時の過渡時は“Ｈ′″とな
り、その他の時間はＬ”となる。そして、その両端の過
渡時は、比較器の出力は図■の如くレベルＨとなってス
イッチ手段４をＯＮに駆動し、電源１００からの規定入
力■＋ＶＤ　ＩＮの＋ＩＯＶを前記過渡時だけ断とする
が、定常時は、規定入力■＋ｖｌ、ＩＮの＋ＩＯＶを規
定出力■＋ｖ０゜。の÷ＩＯＶとして出力する。

そして、負電圧の直列制御型電源部２０のトランジスタ
ＴＲ３の開放故障時は、電源１００からの■正電圧＋Ｖ
ｌｌ　ＩＮの電圧＋ＩＯＶがレベル変換器１へ入力して
その変換出力の０８点は正常な論理レベル“Ｈ”となる
が、■負電圧−ＶＧ　ＩＮの電圧−５ｖはトランジスタ
ＴＲ３の開放故障で断となりその変換出力の０５点は論
理レベル１Ｈ″の侭の異常レベルＨとなり、■比較器３
の出力であるナントゲートＮＡＮＤの出力は論理レベル
“Ｈ＃を出力して該論理レベルＨをスイッチ手段５へ送
出する。

スイッチ手段４は、駆動トランジスタＴＲＩと動作時に
開放となる開放接点ｒＬ　ｌをもつリレーＲＬ　１で構
成され、比較器３のゲートＮＡＮＤの出力の論理レベル
Ｈによりスイッチ動作をしてその接点ｒＬ　１を開き、
電源１００から入力する■正入力＋ＶＤ　ＩＮの規定値
＋ｔＯＶを強制的に断として出力しない。

従って第２図の本発明の第１の実施例のＦＥＴ増幅器用
電源の保護回路は、その電源１００からＦＥＴ増幅器２
００のＦＥＴのゲート電圧用の規定の負電圧−ｖＧの一
５ｖが出力しないうちに、先にドレイン電圧用の正電圧
＋ｖＤの＋ＩＯＶが出力して該ＦＥＴに印加され過大な
ドレイン電流を流して破壊してしまうことは無くて問題
は無い。

第３図の本発明の第２の実施例のＦＥＴ増幅器用電源の
保護回路では、正電圧のレベル変換回路１と比較器２と
スイッチ手段４は、正電圧の直列制御型電源１０の出力
制御トランジスタＴＲ２のエミッタと接地間に接続され
正の出力電圧＋ｖ、　ｏｕｔの規定値＋ＩＯＶより以上
の駆動電圧にて動作しその規定値＋ｌ０ＶＴ度で動作す
る閉接点ｒＬ　１１と電圧＋１２Ｖで動作する遅動開放
接点ｒＬ　１２の直列回路を正の入力電圧＋Ｖ、の入力
端である直列制御型電源１０の入力制御トランジスタＴ
Ｒ２のエミッタとベースとの間に設けて規定電圧＋ＩＯ
Ｖの印加時にエミッタとベースとを短絡する正電圧の電
磁リレーＲＬ　１で構成ヂる。そして、負電圧のレベル
変換回路２は、負の出力電圧−ＶＧの規定電圧−５ｖに
て動作する閉接点ル２をもつ負電圧の電磁リレーＲＬ　
２により構成する。そして比較器３は正電圧の電磁リレ
ーＲＬ１の感動電圧を上記＋１０Ｖ、＋１２Ｖとし、負
電圧の電磁リレーＲＬ　２の感動電圧を一５ｖとするこ
とによって比較動作をさせる構成とする。そして電源１
００からドレイン電圧用の入力の正電圧＋ｖＤＩＮの規
定電圧＋ｌＯｖを、負電圧の電磁リレーＲＬ　２の感動
電圧−５Ｖ以下の例えば−Ｖ、が−４ｖの時に印加され
ると、正電圧の電磁リレーＲＬ　１の閉接点ｒＬ　１１
は閉じ、電圧＋１２Ｖで動作する遅動開放接点ｒＬ　１
２は未だ閉状態にあるので、正電圧の直列制御型電源１
０の入力制御トランジスタＴＲ２のエミッタとベースと
が短絡する。従って、該トランジスタＴＲ２はＯＦＦと
なり、出力制御トランジスタＴＲＩのベース電流が流れ
なくなるので、そのエミッタ出力の正の出力電圧＋Ｖ、
は断となって負荷のＦＥＴは過大なドレイン電流による
破損から保護される。

〔発明の効果〕

以上説明した如く、本発明の保護回路を用いれば、シー
ケンス電源からＦＥＴ増幅器のＦＥＴのゲート電圧用の
規定の負電圧が出力しないうちに、先にドレイン電圧用
の正電圧が出力してｔＮ　Ｆ　Ｅ　Ｔに印加され過大な
ドレイン電流を流して破壊してしまうことは無くなるの
で、負荷の高価なＦＥＴを保護する効果が得られる。

４はスイッチ手段、 １００は電源、 ２００はＦＥＴ増幅器である。

【図面の簡単な説明】

第１図は本発明のＦＥＴ増幅器用電源の保護回路の構成
を示す原理図、 第２図は本発明の第１の実施例のＦＥＴ増幅器用電源の
保護回路の構成を示すブロック図、第３図は本発明の第
１の実施例の動作を説明するためのタイムチャート、 第４図は本発明の第２の実施例のＦＥＴ増幅器用電源の
保護回路の構成を示すブロック図、第５図は従来のＦＥ
Ｔ増幅器用電源の保護回路のブロック図である。 図において、 １は正電圧のレベル変換器、 ２は負電圧のレベル変換器、 ３は比較器、

Claims (1)

1. 【特許請求の範囲】 正電圧（＋Ｖ＿Ｉ）と負電圧（−Ｖ＿Ｉ）を入力し制御
   し、規定の負電圧（−Ｖ＿Ｇ）を出力してソース（Ｓ）
   を接地したＦＥＴのゲート（Ｇ）に供給し、規定の正電
   圧（＋Ｖ＿Ｄ）を出力してドレイン（Ｄ）に供給し高周
   波入力（ＲＦｉｎ）を増幅し出力（ＲＦｏｕｔ）するＦ
   ＥＴ増幅器（２００）用の電源（１００）に、該電源（
   １００）から規定の正電圧（＋Ｖ＿Ｄ＿ｉ＿ｎ）を入力
   した時に論理レベルＨを出力する正電圧のレベル変換回
   路（１）と、 該電源（１００）から規定の負電圧（−Ｖ＿Ｇ＿ｉ＿ｎ
   ）を入力した時に論理レベルＬを出力する負電圧のレベ
   ル変換回路（２）と、 該正電圧のレベル変換回路（１）からの論理レベル（Ｈ
   ／Ｌ）と負電圧のレベル変換回路（２）からの論理レベ
   ル（Ｌ／Ｈ）を比較演算し負電圧のレベル変換回路（２
   ）からの論理レベルがＨであって正電圧のレベル変換回
   路（１）からの論理レベルがＨの時に論理レベルＨを出
   力する比較器（３）と、 該比較器（３）の出力の論理レベルＨにより動作して前
   記電源（１００）からの正電圧（＋Ｖ＿Ｄ）を強制的に
   断とするスイッチ手段（４）を設け、 該電源（１００）からゲート電圧用の規定の負電圧（−
   Ｖ＿Ｇ）が出力しない時にドレイン電圧用の正電圧（＋
   Ｖ＿Ｄ）が出力しないようにすることを特徴としたＦＥ
   Ｔ増幅器用電源の保護回路。