JPH022291B2 - - Google Patents
Info
- Publication number
- JPH022291B2 JPH022291B2 JP59128261A JP12826184A JPH022291B2 JP H022291 B2 JPH022291 B2 JP H022291B2 JP 59128261 A JP59128261 A JP 59128261A JP 12826184 A JP12826184 A JP 12826184A JP H022291 B2 JPH022291 B2 JP H022291B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- potential
- die pad
- hybrid
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/641—Adaptable interconnections, e.g. fuses or antifuses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ハイブリツドICにおいて、セラミ
ツク多層基板上のICチツプを搭載すべき位置に
あるダイパツドが、このICチツプを正常に動作
させる電位でなかつた場合に、これをICチツプ
の搭載位置を変えることなく、所望の電位の導体
パツドに接続替えし得るハイブリツドICの変更
方法に関する。
ツク多層基板上のICチツプを搭載すべき位置に
あるダイパツドが、このICチツプを正常に動作
させる電位でなかつた場合に、これをICチツプ
の搭載位置を変えることなく、所望の電位の導体
パツドに接続替えし得るハイブリツドICの変更
方法に関する。
［発明の技術的背景とその問題点］
電子機器の小型化、軽量化が進むにつれ電子部
品の高密度実装化が一段と強く要請されるように
なつてきた。
品の高密度実装化が一段と強く要請されるように
なつてきた。
このような背景のもとで、ハイブリツドICは、
モノリシツクICでは実現が困難な大電力・高電
圧分野の各種回路や、多品種少量生産あるいは多
機能化に好適するところから、その応用分野は急
速に拡大してきている。
モノリシツクICでは実現が困難な大電力・高電
圧分野の各種回路や、多品種少量生産あるいは多
機能化に好適するところから、その応用分野は急
速に拡大してきている。
このようなハイブリツドICは、客先ニーズに
応じて開発設計を行ない、試作品を評価して必要
な修正を行ない、所期の機能が発揮されることを
確認した後、製品生産に入るのが一般的である
が、最近では開発設計から生産までの時間的余裕
が少ないことが多いため、特に少量生産品では、
試作品の試作評価と製品の生産とを平行して進行
させる必要を生ずる場合が少なくない。
応じて開発設計を行ない、試作品を評価して必要
な修正を行ない、所期の機能が発揮されることを
確認した後、製品生産に入るのが一般的である
が、最近では開発設計から生産までの時間的余裕
が少ないことが多いため、特に少量生産品では、
試作品の試作評価と製品の生産とを平行して進行
させる必要を生ずる場合が少なくない。
このような場合、試作品の評価時にICチツプ
が所期の電位とは異なる電位のダイパツド上に設
置されていることが判明した際には、従来はいち
いちセラミツク多層基板を作り直していたが、こ
れには多くの工数と時間を必要とするため、ロス
が増大する上、時間的に客先要望に応じられなく
なるおそれがあつた。
が所期の電位とは異なる電位のダイパツド上に設
置されていることが判明した際には、従来はいち
いちセラミツク多層基板を作り直していたが、こ
れには多くの工数と時間を必要とするため、ロス
が増大する上、時間的に客先要望に応じられなく
なるおそれがあつた。
［発明の目的］
本発明は背景技術における上述のような不都合
な除去すべくなされたもので、ICチツプの搭載
位置を変えることなく、ICチツプを所望の電位
の導体パツドに接続替えできるようにしたハイブ
リツドICの変更方法を提供することを目的とす
る。
な除去すべくなされたもので、ICチツプの搭載
位置を変えることなく、ICチツプを所望の電位
の導体パツドに接続替えできるようにしたハイブ
リツドICの変更方法を提供することを目的とす
る。
［発明の概要］
すなわち、本発明のハイブリツドICの変更方
法は、ICチツプの搭載面に、搭載すべき位置に
あるダイパツドの電位と異なる所望の電位をもた
せる方法において、前記ダイパツドの表面に絶縁
層を設け、この絶縁層上から所望の電位を有する
パツドへかけて導電層を設けるとともに、前記表
面に絶縁層および導電層を設けたダイパツド上
に、前記絶縁層および導電層を介してICチツプ
を搭載することを特徴とするものである。
法は、ICチツプの搭載面に、搭載すべき位置に
あるダイパツドの電位と異なる所望の電位をもた
せる方法において、前記ダイパツドの表面に絶縁
層を設け、この絶縁層上から所望の電位を有する
パツドへかけて導電層を設けるとともに、前記表
面に絶縁層および導電層を設けたダイパツド上
に、前記絶縁層および導電層を介してICチツプ
を搭載することを特徴とするものである。
［発明の実施例］
以下、図面を参照して本発明の実施例を説明す
る。
る。
第２図は、一般的なハイブリツドICにおける
ICチツプ搭載部を示すものである。
ICチツプ搭載部を示すものである。
同図において、セラミツク層１内にパターン配
線２ａ，２ｂ，２ｃを配設したセラミツク多層基
板３には、それぞれ配線パターン２ａ〜２ｃに電
気的に接続されたボンデイングパツド４ａ，４ｂ
とダイパツド５が形成されている。
線２ａ，２ｂ，２ｃを配設したセラミツク多層基
板３には、それぞれ配線パターン２ａ〜２ｃに電
気的に接続されたボンデイングパツド４ａ，４ｂ
とダイパツド５が形成されている。
ダイパツド５上にはICチツプ６が搭載され、
その端子（インナーボンデイングパツド）はボン
ド線７ａ，７ｂによりボンデイングパツド４ａ，
４ｂに接続されている。
その端子（インナーボンデイングパツド）はボン
ド線７ａ，７ｂによりボンデイングパツド４ａ，
４ｂに接続されている。
このようなハイブリツドICにおいては、ICチ
ツプの裏面は通常所定の電位に固定して使用さ
れ、誤つた電位のダイパツドに接続されると、誤
動作したり破壊することがある。
ツプの裏面は通常所定の電位に固定して使用さ
れ、誤つた電位のダイパツドに接続されると、誤
動作したり破壊することがある。
例えば、ICチツプ６がTTL素子である場合に
は、その裏面を接地電位に保つ必要があり、ま
た、ICチツプ６がＣ−MOS素子から成る場合に
は、その裏面を電源電位に保つ必要がある。
は、その裏面を接地電位に保つ必要があり、ま
た、ICチツプ６がＣ−MOS素子から成る場合に
は、その裏面を電源電位に保つ必要がある。
仮に、当初の設計ではICチツプ６としてＣ−
MOS素子を使用する予定であつたところ、試作
品の評価の結果、これをTTL素子にリプレース
する必要が生じたような場合には、ICチツプ６
が固着されているダイパツド５に連なる配線２ｂ
を接地電位に変更する必要を生じる。
MOS素子を使用する予定であつたところ、試作
品の評価の結果、これをTTL素子にリプレース
する必要が生じたような場合には、ICチツプ６
が固着されているダイパツド５に連なる配線２ｂ
を接地電位に変更する必要を生じる。
しかしながら、配線２ｂには他のチツプ部品が
多数接続されているため、その電位を変更するこ
とは通常不可能である。
多数接続されているため、その電位を変更するこ
とは通常不可能である。
一方、ダイパツド５の近傍に接地電位の他のダ
イパツド、ボンデイングパツド等の導体パツドが
あれば、ICチツプ６をそこに移し替えればよい
が、ハイブリツドICは実装化密度を極限値まで
高めるよう設計されているため、ICチツプ６を
移し替えできるスペースがないことの方が多い。
イパツド、ボンデイングパツド等の導体パツドが
あれば、ICチツプ６をそこに移し替えればよい
が、ハイブリツドICは実装化密度を極限値まで
高めるよう設計されているため、ICチツプ６を
移し替えできるスペースがないことの方が多い。
このような場合、本発明においては、ダイパツ
ド５からICチツプ６を一旦取外し、第１図に示
すように、ダイパツド５の表面に非導電性エポキ
シ樹脂を塗布してキユアさせ、絶縁層８を形成し
た後、その上面と、その近くになる接地電位のボ
ンデイングパツド４ａと、それらの間の基板表面
に導電性エポキシ樹脂等を塗布して導電層９を形
成する。
ド５からICチツプ６を一旦取外し、第１図に示
すように、ダイパツド５の表面に非導電性エポキ
シ樹脂を塗布してキユアさせ、絶縁層８を形成し
た後、その上面と、その近くになる接地電位のボ
ンデイングパツド４ａと、それらの間の基板表面
に導電性エポキシ樹脂等を塗布して導電層９を形
成する。
このようにしてダイパツド５上に接地電位の導
電層９を形成した後、その上にTTL素子等から
成るICチツプ１０を搭載して導電性エポキシ樹
脂１１等により接着させ、ボンド線７ａ，７ｂの
先端をICチツプ１０の端子に接続する。
電層９を形成した後、その上にTTL素子等から
成るICチツプ１０を搭載して導電性エポキシ樹
脂１１等により接着させ、ボンド線７ａ，７ｂの
先端をICチツプ１０の端子に接続する。
上述のようにすることにより、ICチツプ１０
を電源電位にあるダイパツド５上に固定しなが
ら、その裏面電位を接地電位に保つことができ
る。
を電源電位にあるダイパツド５上に固定しなが
ら、その裏面電位を接地電位に保つことができ
る。
なお、以上の説明では、ダイパツド５上のIC
チツプ６としてその裏面電位を接地電位で使用す
ることが必要なTTL素子１０にリプレースする
例につき説明したが、本発明はこれに限定される
ものではなく、ある電位にあるダイパツド５上に
設置されたICチツプ６の裏面を、他の任意の電
位のボンデイングパツド４ａ，４ｂに接続して使
用する場合に広く適用することができる。
チツプ６としてその裏面電位を接地電位で使用す
ることが必要なTTL素子１０にリプレースする
例につき説明したが、本発明はこれに限定される
ものではなく、ある電位にあるダイパツド５上に
設置されたICチツプ６の裏面を、他の任意の電
位のボンデイングパツド４ａ，４ｂに接続して使
用する場合に広く適用することができる。
［発明の効果］
上述の如く、本発明によれば、ある電位にある
ダイパツド上に設置したICチツプの裏面電位を
所望の電位に保つことができるので、基板自体を
手直しすることなく、また、適切な電位のダイパ
ツドが近くになくとも対処することができ、従つ
て、ハイブリツドICの変更を簡単に実行するこ
とが可能となる。
ダイパツド上に設置したICチツプの裏面電位を
所望の電位に保つことができるので、基板自体を
手直しすることなく、また、適切な電位のダイパ
ツドが近くになくとも対処することができ、従つ
て、ハイブリツドICの変更を簡単に実行するこ
とが可能となる。
第１図は本発明の実施例を説明する縦断面図、
第２図は本発明の適用前の一般的なハイブリツド
ICを示す縦断面図である。 １……基板、２ａ〜２ｃ……配線、３……セラ
ミツク多層基板、４ａ，４ｂ……ボンデイングパ
ツド、５……ダイパツド、６，１０……ICチツ
プ、７ａ，７ｂ……ボンド線、８……絶縁層、９
……導電層、１１……導電性エポキシ樹脂。
第２図は本発明の適用前の一般的なハイブリツド
ICを示す縦断面図である。 １……基板、２ａ〜２ｃ……配線、３……セラ
ミツク多層基板、４ａ，４ｂ……ボンデイングパ
ツド、５……ダイパツド、６，１０……ICチツ
プ、７ａ，７ｂ……ボンド線、８……絶縁層、９
……導電層、１１……導電性エポキシ樹脂。
Claims (1)
- 【特許請求の範囲】 １ ICチツプの搭載面に、搭載すべき位置にあ
るダイパツドの電位と異なる所望の電位をもたせ
る方法において、前記ダイパツドの表面に絶縁層
を設け、この絶縁層上から所望の電位を有するパ
ツドへかけて導電層を設けるとともに、前記表面
に絶縁層および導電層を設けたダイパツド上に、
前記絶縁層および導電層を介してICチツプを搭
載することを特徴とするハイブリツドICの変更
方法。 ２ 絶縁層が非導電性エポキシ樹脂であり、導電
層が導電性エポキシ樹脂である特許請求の範囲第
１項記載のハイブリツドICの変更方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128261A JPS617646A (ja) | 1984-06-21 | 1984-06-21 | ハイブリツドｉｃの変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128261A JPS617646A (ja) | 1984-06-21 | 1984-06-21 | ハイブリツドｉｃの変更方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617646A JPS617646A (ja) | 1986-01-14 |
| JPH022291B2 true JPH022291B2 (ja) | 1990-01-17 |
Family
ID=14980470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128261A Granted JPS617646A (ja) | 1984-06-21 | 1984-06-21 | ハイブリツドｉｃの変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0558354A (ja) * | 1991-08-29 | 1993-03-09 | Iseki & Co Ltd | クロ−ラ式走行装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001931A1 (en) | 2000-06-29 | 2002-01-03 | Mitsubishi Denki Kabushiki Kaisha | Multilayer substrate module and portable wireless terminal |
| JP4662507B1 (ja) * | 2009-11-05 | 2011-03-30 | 株式会社椿本チエイン | 噛合チェーン |
-
1984
- 1984-06-21 JP JP59128261A patent/JPS617646A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0558354A (ja) * | 1991-08-29 | 1993-03-09 | Iseki & Co Ltd | クロ−ラ式走行装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617646A (ja) | 1986-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5604673A (en) | Low temperature co-fired ceramic substrates for power converters | |
| US6902951B2 (en) | Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device | |
| JPH07183333A (ja) | 電子パッケージおよびその作製方法 | |
| US5473190A (en) | Tab tape | |
| US4949220A (en) | Hybrid IC with heat sink | |
| KR940006187Y1 (ko) | 반도체장치 | |
| KR930000614B1 (ko) | 반도체 집적회로장치 | |
| US6101098A (en) | Structure and method for mounting an electric part | |
| JPH06508723A (ja) | 集積回路に電源を供給する方法 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH022291B2 (ja) | ||
| US6020631A (en) | Method and apparatus for connecting a bondwire to a bondring near a via | |
| JPH0365662B2 (ja) | ||
| JPS617657A (ja) | マルチチツプパツケ−ジ | |
| JP3090115B2 (ja) | 半導体装置およびその製造方法 | |
| JP2837521B2 (ja) | 半導体集積回路装置およびその配線変更方法 | |
| JPH0517709B2 (ja) | ||
| JP3740197B2 (ja) | 電子部品、電子部品製造用基板および電子部品の製造方法 | |
| KR960019683A (ko) | 반도체 장치 | |
| JPH0741161Y2 (ja) | 混成集積回路 | |
| JPS617658A (ja) | ハイブリツドｉｃの接続変更方法 | |
| JPH0735413Y2 (ja) | 混成集積回路におけるチツプ電子部品の取付構造 | |
| JPH0478172B2 (ja) | ||
| JPH02116152A (ja) | 混成集積回路装置 | |
| JPH08186196A (ja) | 半導体装置の実装構造 |