JPH02116152A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH02116152A JPH02116152A JP26969488A JP26969488A JPH02116152A JP H02116152 A JPH02116152 A JP H02116152A JP 26969488 A JP26969488 A JP 26969488A JP 26969488 A JP26969488 A JP 26969488A JP H02116152 A JPH02116152 A JP H02116152A
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- Japan
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- board
- wiring
- chips
- integrated circuit
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 238000001721 transfer moulding Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成４Ａ積回路装置に関し、特に、実装密度の
大きなトランスファーモールド型の混成集積回路装置に
関する。
大きなトランスファーモールド型の混成集積回路装置に
関する。
従来、この種の混成集積回路装置としては、第３図（ａ
）、（ｂ）に示すように、リードフレーム３１に貼り付
けられたプリント配線基板３３上に、各種ＩＣチップ及
びシリコンウェハ上に薄膜パターンを形成して作成した
受動素子チップ等の搭載チップ３５を搭載した後、ボン
ディングワイヤ３４により、リードフレーム３１とプリ
ント配線基板３３間及び搭載チップ３５間に電気的な接
続を施し、トランスファーモールド樹脂３７にて封止し
た構造となっていた。
）、（ｂ）に示すように、リードフレーム３１に貼り付
けられたプリント配線基板３３上に、各種ＩＣチップ及
びシリコンウェハ上に薄膜パターンを形成して作成した
受動素子チップ等の搭載チップ３５を搭載した後、ボン
ディングワイヤ３４により、リードフレーム３１とプリ
ント配線基板３３間及び搭載チップ３５間に電気的な接
続を施し、トランスファーモールド樹脂３７にて封止し
た構造となっていた。
しかしながら、上述した従来の混成集積回路装置は、配
線基板としてプリント配線基板を用いている為、例えば
、シリコン基板等と比較して、その平坦度や適用可能な
プロセスの差異から、パターンの微細化が難しく、一般
的には、数十ミクロン程度までの加工が限界であるとい
う欠点がある。
線基板としてプリント配線基板を用いている為、例えば
、シリコン基板等と比較して、その平坦度や適用可能な
プロセスの差異から、パターンの微細化が難しく、一般
的には、数十ミクロン程度までの加工が限界であるとい
う欠点がある。
又、搭載ＩＣチップがボンディングワイヤにより接続さ
れる為、配線基板側のランドパターンも大きなものとな
り、配線を引き回す上で大きな障害となるという欠点も
ある。
れる為、配線基板側のランドパターンも大きなものとな
り、配線を引き回す上で大きな障害となるという欠点も
ある。
さらに、抵抗、コンデンサ等の受動素子は、回路上必要
な個数及び種類を１個又は数個のチップに集中して作り
込む為、受動素子チップまでの配線の引き回しが多くな
り、配線パターンに関する設計上の困難さはさらに大き
なものとなるという欠点もある。
な個数及び種類を１個又は数個のチップに集中して作り
込む為、受動素子チップまでの配線の引き回しが多くな
り、配線パターンに関する設計上の困難さはさらに大き
なものとなるという欠点もある。
本発明の目的は、パターンの微細化が可能で、配線の引
き回わしが少く、配線パターンの設計が容易な混成集積
回路装置を提供することにある。
き回わしが少く、配線パターンの設計が容易な混成集積
回路装置を提供することにある。
本発明は、配線基板上に複数のＩＣチップを搭載し、ト
ランスファーモールドして成る混成集積回路装置に於い
て、前記配線基板としてシリコン基板を使用し、且つ、
フリップチップをバンプ接続した部分を有している。
ランスファーモールドして成る混成集積回路装置に於い
て、前記配線基板としてシリコン基板を使用し、且つ、
フリップチップをバンプ接続した部分を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及び断面図である。
及び断面図である。
第１の実施例は、第１図（ａ）、（ｂ）に示すように、
リードフレーム１１の基板搭載用マウントアイランド１
２に貼り付けられた数ミクロン幅の微細パターンにより
構成されるシリコン配線基板１３上に各種ＩＣチップ等
の搭載チップ１５が搭載されており、それらの電気的接
続には、半田バンプ１６が用いられている。
リードフレーム１１の基板搭載用マウントアイランド１
２に貼り付けられた数ミクロン幅の微細パターンにより
構成されるシリコン配線基板１３上に各種ＩＣチップ等
の搭載チップ１５が搭載されており、それらの電気的接
続には、半田バンプ１６が用いられている。
又、リードフレーム１１と、シリコン配線基板１３との
電気的接続には、ボンディングワイヤ１４を使用してい
る。
電気的接続には、ボンディングワイヤ１４を使用してい
る。
第２図（ａ）、（ｂ）は本発明の第２の実施例の平面図
及び断面図である。
及び断面図である。
第２の実施例は、第２図（ａ）、（ｂ）に示すように、
第１の実施例に加えて、更に、シリコン配線基板２３上
の所定の位置に、抵抗パターン２８とコンデンサパター
ン２９が作り込まれている。
第１の実施例に加えて、更に、シリコン配線基板２３上
の所定の位置に、抵抗パターン２８とコンデンサパター
ン２９が作り込まれている。
以上説明したように本発明は、プリント配線基板の代わ
りにシリコン配線基板を用いることにより、配線幅を１
ケタ程度小さく出来る為、配線密度は飛躍的に向上する
。
りにシリコン配線基板を用いることにより、配線幅を１
ケタ程度小さく出来る為、配線密度は飛躍的に向上する
。
さらに、従来独立に作成しなければならなかった受動素
子チップもシリコン配線基板上に直接に、しかも、従来
のプロセス技術の転用で個々の素子単位に任意の位置に
パターンとして作り込むことが可能となる為、搭載チッ
プ数を１個から数個減少出来、従来、配線を引き回す上
で障害となっていたランドパターンを十分率さなものと
することができる。
子チップもシリコン配線基板上に直接に、しかも、従来
のプロセス技術の転用で個々の素子単位に任意の位置に
パターンとして作り込むことが可能となる為、搭載チッ
プ数を１個から数個減少出来、従来、配線を引き回す上
で障害となっていたランドパターンを十分率さなものと
することができる。
以上の効果を総合して、実施例のトランスファーモール
ド型・但成集積回路装置は、従来のそれに比較して２〜
３倍程度の実装密度を実現できる効果がある。
ド型・但成集積回路装置は、従来のそれに比較して２〜
３倍程度の実装密度を実現できる効果がある。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及び断面図、第２図（ａ）、（ｂ）は本発明の第２の実
施例の平面図及び断面図、第３図（ａ）、（ｂ）は従来
の混成集積回路装置の一例の平面図及び断面図である。
及び断面図、第２図（ａ）、（ｂ）は本発明の第２の実
施例の平面図及び断面図、第３図（ａ）、（ｂ）は従来
の混成集積回路装置の一例の平面図及び断面図である。
１．２１．３１・・・リードフレーム、１２，２２．３
２・・・基板搭載用マウントアイランド、１３．２３・
・・シリコン配線基板、３３・・・プリント配線基板、
１４．２４．３４・・・ボンディングワイヤ、１５，２
５．３５・・・搭載チップ、１６．２６・・・半田バン
プ、１７，２７．３７・・・トランスファーモールド樹
脂、２８・・・抵抗パターン、２９・・・コンデンサパ
ターン。
２・・・基板搭載用マウントアイランド、１３．２３・
・・シリコン配線基板、３３・・・プリント配線基板、
１４．２４．３４・・・ボンディングワイヤ、１５，２
５．３５・・・搭載チップ、１６．２６・・・半田バン
プ、１７，２７．３７・・・トランスファーモールド樹
脂、２８・・・抵抗パターン、２９・・・コンデンサパ
ターン。
Claims (2)
- （１）配線基板上に複数のＩＣチップを搭載し、トラン
スファーモールドして成る混成集積回路装置に於いて、
前記配線基板としてシリコン基板を使用し、且つ、フリ
ップチップをバンプ接続した部分を有することを特徴と
する混成集積回路装置。 - （２）配線基板内に少なくとも１つの受動素子がパター
ンとして作り込まれている請求項１記載の混成集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26969488A JP2663567B2 (ja) | 1988-10-25 | 1988-10-25 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26969488A JP2663567B2 (ja) | 1988-10-25 | 1988-10-25 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116152A true JPH02116152A (ja) | 1990-04-27 |
| JP2663567B2 JP2663567B2 (ja) | 1997-10-15 |
Family
ID=17475889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26969488A Expired - Lifetime JP2663567B2 (ja) | 1988-10-25 | 1988-10-25 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663567B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190758A (ja) * | 1992-01-09 | 1993-07-30 | Sharp Corp | 半導体装置及びその製造方法 |
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
-
1988
- 1988-10-25 JP JP26969488A patent/JP2663567B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190758A (ja) * | 1992-01-09 | 1993-07-30 | Sharp Corp | 半導体装置及びその製造方法 |
| US5365409A (en) * | 1993-02-20 | 1994-11-15 | Vlsi Technology, Inc. | Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663567B2 (ja) | 1997-10-15 |
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