JPH02229454A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02229454A JPH02229454A JP1050543A JP5054389A JPH02229454A JP H02229454 A JPH02229454 A JP H02229454A JP 1050543 A JP1050543 A JP 1050543A JP 5054389 A JP5054389 A JP 5054389A JP H02229454 A JPH02229454 A JP H02229454A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- semiconductor
- chip
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/099—Connecting interconnections to insulating or insulated package substrates, interposers or redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の実装技術に関するもので、半導体
チップを基板上に集積するものである。
チップを基板上に集積するものである。
半導体装置の製作において、例えば化合物半導体とＳｔ
に形成される素子を同一基板上に形成する技術は研究が
進められているが、解決すべき難問を多くかかえている
。また、Ｓｔに形成される素子においても、例えばパワ
ー素子を通常の素子（演算素子や増幅素子、光電交換素
子など）と同一製作工程で作り込むことは非常に困難で
あり、別の基板上でつくり、フリップチップ方式等によ
りハイブリッド化するほかない。このままでは素子の小
型化に不利なばかりでなく信鎖性にも限界がある。
に形成される素子を同一基板上に形成する技術は研究が
進められているが、解決すべき難問を多くかかえている
。また、Ｓｔに形成される素子においても、例えばパワ
ー素子を通常の素子（演算素子や増幅素子、光電交換素
子など）と同一製作工程で作り込むことは非常に困難で
あり、別の基板上でつくり、フリップチップ方式等によ
りハイブリッド化するほかない。このままでは素子の小
型化に不利なばかりでなく信鎖性にも限界がある。
又、近年では上述した問題点を解決する為に基板に予め
貫通穴を形成しておき、ほぼ四角柱形状の半導体チップ
をその大内にエボキシ樹脂等によって埋め込んだ後、コ
ンタクト配線を形成する埋め込み方式ハイブリッド型集
積回路も捷案されている． 〔発明が解決しようとする課題〕 しかしながら、そのような技術においても、本発明者達
が検討した結果、以下に示すような問題点を有すること
が判明した．即ち、 ■半導体チップを穴に対して相対的に位置合わせした後
、樹脂を充填して熱硬化させるため、樹脂充填時、熱硬
化時にチップの位置ずれが発生しやすく、その為に配線
マスクが多数必要となる。
貫通穴を形成しておき、ほぼ四角柱形状の半導体チップ
をその大内にエボキシ樹脂等によって埋め込んだ後、コ
ンタクト配線を形成する埋め込み方式ハイブリッド型集
積回路も捷案されている． 〔発明が解決しようとする課題〕 しかしながら、そのような技術においても、本発明者達
が検討した結果、以下に示すような問題点を有すること
が判明した．即ち、 ■半導体チップを穴に対して相対的に位置合わせした後
、樹脂を充填して熱硬化させるため、樹脂充填時、熱硬
化時にチップの位置ずれが発生しやすく、その為に配線
マスクが多数必要となる。
■チップを装填する穴が貫通しているため、基板強度が
低く、耐久性に劣る． ■貫通穴をあけているため、樹脂を充填する堆積が大き
くなり、ウェハのソリやクラックが生じやすく耐久性に
劣る．このため、樹脂の熱膨張係数が大きい場合には、
樹脂上に形成された（／Ｍ！）配線が断線しやすい． ■貫通穴を開けているため、製造上、基板の固定をしっ
かりしなければならず（位置ズレ防止と樹脂充填時にチ
ップ表面に樹脂がしみ込むことを防止するため）製造工
程上取り扱いが難しい。
低く、耐久性に劣る． ■貫通穴をあけているため、樹脂を充填する堆積が大き
くなり、ウェハのソリやクラックが生じやすく耐久性に
劣る．このため、樹脂の熱膨張係数が大きい場合には、
樹脂上に形成された（／Ｍ！）配線が断線しやすい． ■貫通穴を開けているため、製造上、基板の固定をしっ
かりしなければならず（位置ズレ防止と樹脂充填時にチ
ップ表面に樹脂がしみ込むことを防止するため）製造工
程上取り扱いが難しい。
そこで本発明は、半導体チップを直接基板に接合するタ
イプの半導体装置において、上記の問題点を解決するこ
とを目的としている。
イプの半導体装置において、上記の問題点を解決するこ
とを目的としている。
上記の目的を達成する為に、本発明の半導体装置は
底部を有する凹部が形成された基板と、前記凹部内に接
合材料を介して固定接合された半導体チップと、 前記半導体基板の表面および前記半導体チップの表面間
に、該両表面間を平坦化すべく形成された平坦化層と を備えることを特徴としている。
合材料を介して固定接合された半導体チップと、 前記半導体基板の表面および前記半導体チップの表面間
に、該両表面間を平坦化すべく形成された平坦化層と を備えることを特徴としている。
又、前記凹部の底部は平坦に形成されたものであり、し
かも該平坦に形成された底部の形状及びサイズと、前記
半導体チップの前記凹部に接合する底部の形状及びサイ
ズとは略等しい形状とじても良い。
かも該平坦に形成された底部の形状及びサイズと、前記
半導体チップの前記凹部に接合する底部の形状及びサイ
ズとは略等しい形状とじても良い。
本発明によると、半導体チップを接合収納する凹部に底
部が存在するので、チップを接合した後の基板強度が高
く、又、基板と半導体チップとの間に存在する接合部材
、平坦化層等の充填体積を比較的小さくすることができ
、信頼性の面で有利となる．さらには、作業性も向上す
るようになる．又、凹部の底部を平坦にすると共に、半
導体チップの底部の形状及びサイズと略等しくすること
により、凹部内に半導体チップを収納した際に、半導体
チップはその底部が凹部の底部に対応して配置されるの
で、横方向のチップ位置精度が向上する． 〔実施例〕 以下、図面に示す実施例を用いて説明する。
部が存在するので、チップを接合した後の基板強度が高
く、又、基板と半導体チップとの間に存在する接合部材
、平坦化層等の充填体積を比較的小さくすることができ
、信頼性の面で有利となる．さらには、作業性も向上す
るようになる．又、凹部の底部を平坦にすると共に、半
導体チップの底部の形状及びサイズと略等しくすること
により、凹部内に半導体チップを収納した際に、半導体
チップはその底部が凹部の底部に対応して配置されるの
で、横方向のチップ位置精度が向上する． 〔実施例〕 以下、図面に示す実施例を用いて説明する。
第１図は本発明の第１実施例の半導体装置の基本構造を
示す断面図である。
示す断面図である。
図において、１は予め半導体素子を作り込んであるＳｔ
基仮であり、異方性エッチングが可能な面方位（１００
），（１１０）等の基板を用いるのが望ましい。このＳ
ｔ基板ｌにはアルカリ溶液を用いた異方性エッチングに
より、半導体素子が形成されたチップ３を埋め込むため
のテーパ穴２（本発明の凹部に相当）が形成されている
。テーパ穴２の深さは半導体チップ３の厚み程度とし、
穴の底部の形状は半導体チップ３の底部３ａの形状と同
じかやや大きめ（数μｍ程度）にする。半導体チフプ３
はテーパ穴２に接合部材４により固定される。Ｓｉ基板
ｌと半導体チップ３の間に生じた溝９は溝埋め及び平坦
化を兼ねた平坦化層５により埋められている。また、Ｓ
ｉ基板１上に形成された素子の電極６と半導体チップ３
の電極８とは平坦化層５上に形成された電極配線７を用
いて電気的に接続されており、半導体チップ３とＳｉ基
仮ｌはｌチップの如く動作することになる。
基仮であり、異方性エッチングが可能な面方位（１００
），（１１０）等の基板を用いるのが望ましい。このＳ
ｔ基板ｌにはアルカリ溶液を用いた異方性エッチングに
より、半導体素子が形成されたチップ３を埋め込むため
のテーパ穴２（本発明の凹部に相当）が形成されている
。テーパ穴２の深さは半導体チップ３の厚み程度とし、
穴の底部の形状は半導体チップ３の底部３ａの形状と同
じかやや大きめ（数μｍ程度）にする。半導体チフプ３
はテーパ穴２に接合部材４により固定される。Ｓｉ基板
ｌと半導体チップ３の間に生じた溝９は溝埋め及び平坦
化を兼ねた平坦化層５により埋められている。また、Ｓ
ｉ基板１上に形成された素子の電極６と半導体チップ３
の電極８とは平坦化層５上に形成された電極配線７を用
いて電気的に接続されており、半導体チップ３とＳｉ基
仮ｌはｌチップの如く動作することになる。
ここで、半導体チップ３はＳｉ，ＧａＡｓ等の半導体基
板にトランジスタ、コンデンサ、抵抗等の素子を形成し
た電子デバイスであれば何でも良く、接合部材４は半導
体チップ３とＳｉ基板ｌを接着できるものであれば何で
も良いが、配線７の材料（例えばアルミニウム）に対す
る加熱限界温度等（５００’Ｃ程度）を考慮した素子の
耐熱温度以下で処理でき、その後に形成するパッシベー
ション膜の形成温度（３５０〜４００゜Ｃ程度）等を考
慮して、耐熱温度の高い材料が望ましい（例えばポリイ
ミド樹脂，ＡＩ．１−Ｓｔ共晶）．また、配線７の材質
はチップ、基板間の電気的結合ができるものであれば何
でも良い （例えばＡｕ，Ｍｏ，Ｗ，アルミニウム）。
板にトランジスタ、コンデンサ、抵抗等の素子を形成し
た電子デバイスであれば何でも良く、接合部材４は半導
体チップ３とＳｉ基板ｌを接着できるものであれば何で
も良いが、配線７の材料（例えばアルミニウム）に対す
る加熱限界温度等（５００’Ｃ程度）を考慮した素子の
耐熱温度以下で処理でき、その後に形成するパッシベー
ション膜の形成温度（３５０〜４００゜Ｃ程度）等を考
慮して、耐熱温度の高い材料が望ましい（例えばポリイ
ミド樹脂，ＡＩ．１−Ｓｔ共晶）．また、配線７の材質
はチップ、基板間の電気的結合ができるものであれば何
でも良い （例えばＡｕ，Ｍｏ，Ｗ，アルミニウム）。
また、平坦化層５は容易に溝に充填でき、望ましくは接
着層と同様の熱特性をもつものであれば何でも良い（例
えばポリイミド樹脂）。
着層と同様の熱特性をもつものであれば何でも良い（例
えばポリイミド樹脂）。
以上述べた構造を実現するための製造工程の概略の一例
を第２図（ａ）〜（匂に示す。尚、この第２図にはその
概略構造のみを機械的に示しているが、詳細な構造とし
て具体的には第３図の断面図に示される構造を有してお
り、製造工程の説明はこの第３図の構造を想定して行う
． まず、第２図（ａ）に示されるように、Ｓｔ基板１上に
通常の半導体プロセスにより電極６を有する半導体素子
１０（図ではＭＯＳＦＥＴ）を形成する．ここで、１１
はＳｉ基板ｌ上に形成された絶縁膜（例えばＳｉｎｇ）
であり、この膜の上に素子の保護Ｉｔ！１２（例えばＳ
ｔ２Ｎｍ）を形成した状態で基板が供給される。この後
、保護膜１２をテーパ穴２を形成する際の異方性エッチ
ング（エッチ液：アルカリ水溶液（ＫＯ＼Ｈ，ＮａＯＨ
等））のマスクとするため、通常のフォト工程でパター
ニングする．この時形成されるテーパ穴２の底部平坦部
の形状及びサイズｗａ（第３図参照）は、エッチング時
間を制御することにより、後述する半導体チップ３の底
面の形状及びサイズＷ１に対し、数μｍ以下の精度で加
工することが可能であり、半導体チップ３の横方向（平
面方向）位置精度はテーパ穴２の底部の平坦部により士
数μｍ程度の範囲内に収めることが可能である．又、基
板の厚さ方向の位置精度についても、テーバ穴２の？さ
ｄ０を半導体チップ３の厚みｄ１及び接合部材４の厚さ
を見込んで数μｍ以下の精度で加工することが可能であ
る。尚、テーパ穴２のテーパ角度θは（１００）面のＳ
ｉ基板１を用いる場合には５４．７゜となり、（１１０
）面のＳｔ基板１を用いる場合には３５．３゜になる。
を第２図（ａ）〜（匂に示す。尚、この第２図にはその
概略構造のみを機械的に示しているが、詳細な構造とし
て具体的には第３図の断面図に示される構造を有してお
り、製造工程の説明はこの第３図の構造を想定して行う
． まず、第２図（ａ）に示されるように、Ｓｔ基板１上に
通常の半導体プロセスにより電極６を有する半導体素子
１０（図ではＭＯＳＦＥＴ）を形成する．ここで、１１
はＳｉ基板ｌ上に形成された絶縁膜（例えばＳｉｎｇ）
であり、この膜の上に素子の保護Ｉｔ！１２（例えばＳ
ｔ２Ｎｍ）を形成した状態で基板が供給される。この後
、保護膜１２をテーパ穴２を形成する際の異方性エッチ
ング（エッチ液：アルカリ水溶液（ＫＯ＼Ｈ，ＮａＯＨ
等））のマスクとするため、通常のフォト工程でパター
ニングする．この時形成されるテーパ穴２の底部平坦部
の形状及びサイズｗａ（第３図参照）は、エッチング時
間を制御することにより、後述する半導体チップ３の底
面の形状及びサイズＷ１に対し、数μｍ以下の精度で加
工することが可能であり、半導体チップ３の横方向（平
面方向）位置精度はテーパ穴２の底部の平坦部により士
数μｍ程度の範囲内に収めることが可能である．又、基
板の厚さ方向の位置精度についても、テーバ穴２の？さ
ｄ０を半導体チップ３の厚みｄ１及び接合部材４の厚さ
を見込んで数μｍ以下の精度で加工することが可能であ
る。尚、テーパ穴２のテーパ角度θは（１００）面のＳ
ｉ基板１を用いる場合には５４．７゜となり、（１１０
）面のＳｔ基板１を用いる場合には３５．３゜になる。
次に、第２図（ｂ）に示すように、所定の厚さｄ１を有
する基板に半導体素子を形成したものを所定のサイズｗ
１の形状にカットして半導体チップ３を形成する。この
半導体チップ３は化合物半導体（例えばＧａＡｓ）素子
をはじめ、Ｓｉのパワー素子、メモリ素子等の半導体素
子であって、Ｓｔ基板ｌに形成する素子と同じ製造プロ
セスでつくるには困難な素子が形成されているものであ
れば、本発明のメリットを特に活かすことができる．半
導体チップには電極８、絶縁膜（例えばＳｉＯ■）１３
、及び保護膜１４が形成されている。
する基板に半導体素子を形成したものを所定のサイズｗ
１の形状にカットして半導体チップ３を形成する。この
半導体チップ３は化合物半導体（例えばＧａＡｓ）素子
をはじめ、Ｓｉのパワー素子、メモリ素子等の半導体素
子であって、Ｓｔ基板ｌに形成する素子と同じ製造プロ
セスでつくるには困難な素子が形成されているものであ
れば、本発明のメリットを特に活かすことができる．半
導体チップには電極８、絶縁膜（例えばＳｉＯ■）１３
、及び保護膜１４が形成されている。
次に、第２図（Ｃ）に示すようにＳｉ基板１と半導体チ
ップ３とを接合する．この半導体チップ３とＳｉ基板１
のテーパ穴２とを接着する上で半導体チップ３とＳｉ基
板１の表面とが同一平面上になるようにするため、接合
部材４を塗布した後、例えばオプティ力ルフラット面を
用いて面出しをすることが望ましい．このため、接合部
材４はこの時点では柔軟性のある材料が望ましい（例え
ばポリイミド樹脂、低融点ガラス）．面出しを行った後
は、３５０゜Ｃの熱処理を行い、接合部材（ポリ・イミ
ド）を硬化する． 半導体チップ３を固定した後、チップ側電極８と基板側
電極６を電気的に接続する上で、より小型化し、配線の
信鎖性を向上させるため、通常の半導体プロセスを用い
て薄膜配線する．このためには、半導体チップ３とテー
パ穴２の側面との間にできる溝を配線可能な状態にまで
埋め、平坦化する必要がある．そこで第２図（ｄ）に示
すように、溝埋め層５ａにより溝を埋め、処理を行う。
ップ３とを接合する．この半導体チップ３とＳｉ基板１
のテーパ穴２とを接着する上で半導体チップ３とＳｉ基
板１の表面とが同一平面上になるようにするため、接合
部材４を塗布した後、例えばオプティ力ルフラット面を
用いて面出しをすることが望ましい．このため、接合部
材４はこの時点では柔軟性のある材料が望ましい（例え
ばポリイミド樹脂、低融点ガラス）．面出しを行った後
は、３５０゜Ｃの熱処理を行い、接合部材（ポリ・イミ
ド）を硬化する． 半導体チップ３を固定した後、チップ側電極８と基板側
電極６を電気的に接続する上で、より小型化し、配線の
信鎖性を向上させるため、通常の半導体プロセスを用い
て薄膜配線する．このためには、半導体チップ３とテー
パ穴２の側面との間にできる溝を配線可能な状態にまで
埋め、平坦化する必要がある．そこで第２図（ｄ）に示
すように、溝埋め層５ａにより溝を埋め、処理を行う。
この溝埋め層５ａはその材料の状態に応じてディスベン
ス法あるいはスビンコート法により溝９に充填される．
材料としては、流動性樹脂が考えられる（例えばポリイ
ミド樹脂）．尚、ポリイミドを用いる場合には、充填し
た後に３５０゜程度の熱処理を行い、硬化する。
ス法あるいはスビンコート法により溝９に充填される．
材料としては、流動性樹脂が考えられる（例えばポリイ
ミド樹脂）．尚、ポリイミドを用いる場合には、充填し
た後に３５０゜程度の熱処理を行い、硬化する。
この後、必要に応じて第２図（ｅ）に示すようにドライ
エッチング等によりエッチバックを施した後、引き続き
第２図（ｆ）に示すように平坦化層５ｂを形成する。尚
、この場合の平坦化材料としては、ポリイミド樹脂や絶
縁性の蒸着膜等が考えられる。
エッチング等によりエッチバックを施した後、引き続き
第２図（ｆ）に示すように平坦化層５ｂを形成する。尚
、この場合の平坦化材料としては、ポリイミド樹脂や絶
縁性の蒸着膜等が考えられる。
このようにして、配線可能な状態にした後、第２図（ｇ
：）に示すように電極６．８上の平坦化層５ｂの部分に
ドライエッチング等によりコンタクトホールを開け、ア
ルミニウム等により電極膜を形成した後、パターニング
して所望の配線ｌ５を形成する．そして、最後に素子全
体の保護膜１６（例えばＳｉｚＮａ膜）を形成して製造
工程を終える。
：）に示すように電極６．８上の平坦化層５ｂの部分に
ドライエッチング等によりコンタクトホールを開け、ア
ルミニウム等により電極膜を形成した後、パターニング
して所望の配線ｌ５を形成する．そして、最後に素子全
体の保護膜１６（例えばＳｉｚＮａ膜）を形成して製造
工程を終える。
尚、上述した工程において、溝埋め層５ａが半導体素子
上を覆うことが素子特性上好ましくない場合は、第２図
（ｄ）に示した工程から第２図（ｅ）→（ｆ）→（ｇ）
と工程を進めるが、問題がない場合は第２図（ｄ）の工
程から第２図（樽の工程へと進んでもよい．そこで、本
実施例によると、底部を有するテ−パ穴２内に半導体チ
ップ３を接合固定しているので、製造過程において作業
性が良く、また、基板の強度も高くすることができ、耐
久性に優れる。
上を覆うことが素子特性上好ましくない場合は、第２図
（ｄ）に示した工程から第２図（ｅ）→（ｆ）→（ｇ）
と工程を進めるが、問題がない場合は第２図（ｄ）の工
程から第２図（樽の工程へと進んでもよい．そこで、本
実施例によると、底部を有するテ−パ穴２内に半導体チ
ップ３を接合固定しているので、製造過程において作業
性が良く、また、基板の強度も高くすることができ、耐
久性に優れる。
又、基板に貫通穴を形成する従来技術と比較して、Ｓｉ
基板１と半導体チップ３との間に存在する接合部材４と
平坦化層５の充填体積が小さいために、基板のソリ、ク
ランク等の点で有利であり、平坦化層５上の配線ｌ５の
信転性も高くなる。
基板１と半導体チップ３との間に存在する接合部材４と
平坦化層５の充填体積が小さいために、基板のソリ、ク
ランク等の点で有利であり、平坦化層５上の配線ｌ５の
信転性も高くなる。
さらに、テーパ穴２の底部の平坦部の形状及びサイズを
半導体チップ３の底面の形状及びサイズに略等しくして
いるので、半導体チップ３をテーパ穴２内に収納し、半
導体チップ３とＳｉ基板１の表面を平滑化する際には必
然的に半導体チップ３の横方向の位置が決定されるもの
であり、その位置精度を高めることができる。
半導体チップ３の底面の形状及びサイズに略等しくして
いるので、半導体チップ３をテーパ穴２内に収納し、半
導体チップ３とＳｉ基板１の表面を平滑化する際には必
然的に半導体チップ３の横方向の位置が決定されるもの
であり、その位置精度を高めることができる。
次に、本発明の第２実施例を第４図の断面図に示す．こ
の例に示すように、半導体チップ３の数は１個に限らず
複数個の場合でももちろん良く、又、ＳＬ基板１には半
導体素子が作り込まれてなくても良く、Ｓｉ基板１を単
に配線用基板とじて用いても良い． 次に、本発明の第３実施例を第５図の断面図に示す．半
導体チップ３の母材が３１基仮１と同じ面方位を持つＳ
ｔウエハである場合には、異方性エッチングにより同一
テーパ面を形成することが可能であり、図に示すように
溝埋め層なしの構造とすることができ、工程の簡略化を
図ることができるとともに、半導体チップ３の接合時に
Ｓｔ基板ｌのテーパ部とすり合い接着することで、横方
向のチップ位置精度をさらに向上することができる． 次に、本発明の第４実施例を第６図に示す．本例では、
チップ埋め込み用の凹部の形状は垂直面で形成されてお
り、基板１の材料としてはセラミックス、金属、樹脂等
が考えられる．尚、本例においては凹部を形成するのに
機械加工等により行う必要があり、上記゛第１〜第３実
施例のように異方性エッチングにて形成できないので、
その分、精度は劣る． 次に、本発明の第５実施例を第７図に示す。本例では、
単結晶Ｓｉ基板や多結晶Ｓｔ基板工を用いてＨＦ？Ｓ液
等による等方性エッチングによりチップ埋め込み用の凹
部を形成している。尚、チップの位置精度はパターン認
識機能を有するようなマウント装置の位置精度で確保す
ることができる。
の例に示すように、半導体チップ３の数は１個に限らず
複数個の場合でももちろん良く、又、ＳＬ基板１には半
導体素子が作り込まれてなくても良く、Ｓｉ基板１を単
に配線用基板とじて用いても良い． 次に、本発明の第３実施例を第５図の断面図に示す．半
導体チップ３の母材が３１基仮１と同じ面方位を持つＳ
ｔウエハである場合には、異方性エッチングにより同一
テーパ面を形成することが可能であり、図に示すように
溝埋め層なしの構造とすることができ、工程の簡略化を
図ることができるとともに、半導体チップ３の接合時に
Ｓｔ基板ｌのテーパ部とすり合い接着することで、横方
向のチップ位置精度をさらに向上することができる． 次に、本発明の第４実施例を第６図に示す．本例では、
チップ埋め込み用の凹部の形状は垂直面で形成されてお
り、基板１の材料としてはセラミックス、金属、樹脂等
が考えられる．尚、本例においては凹部を形成するのに
機械加工等により行う必要があり、上記゛第１〜第３実
施例のように異方性エッチングにて形成できないので、
その分、精度は劣る． 次に、本発明の第５実施例を第７図に示す。本例では、
単結晶Ｓｉ基板や多結晶Ｓｔ基板工を用いてＨＦ？Ｓ液
等による等方性エッチングによりチップ埋め込み用の凹
部を形成している。尚、チップの位置精度はパターン認
識機能を有するようなマウント装置の位置精度で確保す
ることができる。
又、第４、第５実施例では、凹部を異方性エッチングに
て形成する必要がないので、単結晶Ｓｉに比べ安価な基
板を採用することが可能となる（例えば多結晶Ｓ１１金
属セラミックス、ガラス、樹脂等）。
て形成する必要がないので、単結晶Ｓｉに比べ安価な基
板を採用することが可能となる（例えば多結晶Ｓ１１金
属セラミックス、ガラス、樹脂等）。
次に、本発明の第６実施例を第８図に示す。凹部の底部
は平坦にする必要はなく、本例のように半導体チップ３
の底部形状にあわせた断面三角形状としても良い。
は平坦にする必要はなく、本例のように半導体チップ３
の底部形状にあわせた断面三角形状としても良い。
以上述べたように本発明によると、半導体チップを直接
基板に接合するタイプの半導体装宜において、チップを
接合した後の基板強度を高く、又、基板と半導体チップ
との間に存在する接合部材の・平坦化層等の充填体積を
比較的小さくすることができ、信頼性の面で有利となる
。さらには、作業性も向上するようになる。
基板に接合するタイプの半導体装宜において、チップを
接合した後の基板強度を高く、又、基板と半導体チップ
との間に存在する接合部材の・平坦化層等の充填体積を
比較的小さくすることができ、信頼性の面で有利となる
。さらには、作業性も向上するようになる。
又、半導体チップと基板との間の位置精度を向上するこ
とができ、位置精度の管理コストを大幅に低減できると
いう効果がある。
とができ、位置精度の管理コストを大幅に低減できると
いう効果がある。
第１図は本発明の第１実施例の基本構造を示す断面図、
第２図（ａ）〜（６）は第１実施例の製造工程を説明す
る為の断面図、第３図は第１実施例の詳細を構造を示す
断面図、第４図は本発明の第２実施例の断面図、第５図
は第３実施例の断面図、第６図は第４実施例の断面図、
第７図は第５実施例の断面図、第８図は第６実施例の断
面図である。 １・・・Ｓｉ基板，２・・・テーバ穴，３・・・半導体
チップ，４・・・接合部材，５・・・平坦化層，６，８
・・・電極，７・・・配線。 １：ｓｉ＠祖 ４．袴合岬材 ７一配轢 ２：テーハ・穴 ３：半導イ卆チ，フ・５；乎相
イヒ層 ６．８―電挽 テーノ望欠形八 ＋ツフ゜ｔ７７一乍 第２図
第２図（ａ）〜（６）は第１実施例の製造工程を説明す
る為の断面図、第３図は第１実施例の詳細を構造を示す
断面図、第４図は本発明の第２実施例の断面図、第５図
は第３実施例の断面図、第６図は第４実施例の断面図、
第７図は第５実施例の断面図、第８図は第６実施例の断
面図である。 １・・・Ｓｉ基板，２・・・テーバ穴，３・・・半導体
チップ，４・・・接合部材，５・・・平坦化層，６，８
・・・電極，７・・・配線。 １：ｓｉ＠祖 ４．袴合岬材 ７一配轢 ２：テーハ・穴 ３：半導イ卆チ，フ・５；乎相
イヒ層 ６．８―電挽 テーノ望欠形八 ＋ツフ゜ｔ７７一乍 第２図
Claims (2)
- （１）底部を有する凹部が形成された基板と、前記凹部
内に接合材料を介して固定接合された半導体チップと、 前記半導体基板の表面および前記半導体チップの表面間
に、該両表面間を平坦化すべく形成された平坦化層と を備えることを特徴とする半導体装置。 - （２）前記凹部の底部は平坦に形成されたものであり、
しかも該平坦に形成された底部の形状及びサイズと、前
記半導体チップの前記凹部に接合する底部の形状及びサ
イズとは略等しいものである請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050543A JPH02229454A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050543A JPH02229454A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02229454A true JPH02229454A (ja) | 1990-09-12 |
Family
ID=12861930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050543A Pending JPH02229454A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02229454A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841419B2 (en) * | 2000-04-04 | 2005-01-11 | Toray Engineering Company, Limited | Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole |
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009176978A (ja) * | 2008-01-25 | 2009-08-06 | Rohm Co Ltd | 半導体装置 |
| JP2012028582A (ja) * | 2010-07-23 | 2012-02-09 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2016034021A (ja) * | 2014-07-28 | 2016-03-10 | ローム株式会社 | 半導体装置 |
| JP2018121043A (ja) * | 2017-01-24 | 2018-08-02 | 力成科技股▲分▼有限公司 | パッケージ構造およびその製造方法 |
| WO2025263213A1 (ja) * | 2024-06-19 | 2025-12-26 | 株式会社村田製作所 | 電子部品内蔵型デバイスおよびその製造方法 |
-
1989
- 1989-03-02 JP JP1050543A patent/JPH02229454A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6841419B2 (en) * | 2000-04-04 | 2005-01-11 | Toray Engineering Company, Limited | Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole |
| JP2006054310A (ja) * | 2004-08-11 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009176978A (ja) * | 2008-01-25 | 2009-08-06 | Rohm Co Ltd | 半導体装置 |
| JP2012028582A (ja) * | 2010-07-23 | 2012-02-09 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2016034021A (ja) * | 2014-07-28 | 2016-03-10 | ローム株式会社 | 半導体装置 |
| JP2018121043A (ja) * | 2017-01-24 | 2018-08-02 | 力成科技股▲分▼有限公司 | パッケージ構造およびその製造方法 |
| WO2025263213A1 (ja) * | 2024-06-19 | 2025-12-26 | 株式会社村田製作所 | 電子部品内蔵型デバイスおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210183663A1 (en) | Semiconductor device and method for manufacturing the same | |
| US9812406B2 (en) | Microelectronic assemblies with cavities, and methods of fabrication | |
| CN105280579B (zh) | 半导体封装件和方法 | |
| US7566632B1 (en) | Lock and key structure for three-dimensional chip connection and process thereof | |
| TW571405B (en) | Semiconductor device and process for producing the same | |
| JP2003179099A (ja) | 半導体装置およびその製造方法 | |
| JP3029398B2 (ja) | 半導体のチップと基板間の電気的連結構造 | |
| TW201906021A (zh) | 半導體封裝結構及其製造方法 | |
| JP2007110117A (ja) | イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法 | |
| CN1438698A (zh) | 半导体器件 | |
| JP2003197856A (ja) | 半導体装置 | |
| JP2004311574A (ja) | インターポーザー及びその製造方法ならびに電子装置 | |
| US7662665B2 (en) | Method for fabricating a semiconductor package including stress relieving layer for flip chip packaging | |
| CN113078149B (zh) | 半导体封装结构、方法、器件和电子产品 | |
| US20110147905A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011009372A (ja) | 半導体装置及びその製造方法 | |
| JP2002208632A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20010066906A (ko) | 시스템 반도체 장치 및 그 제조 방법 | |
| JPH02229454A (ja) | 半導体装置 | |
| JP2006339654A (ja) | パッケージングチップおよびそのパッケージング方法 | |
| US11296005B2 (en) | Integrated device package including thermally conductive element and method of manufacturing same | |
| CN113097201B (zh) | 半导体封装结构、方法、器件和电子产品 | |
| US5153700A (en) | Crystal-etched matching faces on semiconductor chip and supporting semiconductor substrate | |
| CN111490019B (zh) | 一种集成电路结构及其制造方法 | |
| JP2002151801A (ja) | 回路基板構造およびその製造方法 |