JPH0222946A - 空きタイムスロット強制“ｈ”レベル出力回路付送信データバス - Google Patents
空きタイムスロット強制“ｈ”レベル出力回路付送信データバスInfo
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- JPH0222946A JPH0222946A JP17400888A JP17400888A JPH0222946A JP H0222946 A JPH0222946 A JP H0222946A JP 17400888 A JP17400888 A JP 17400888A JP 17400888 A JP17400888 A JP 17400888A JP H0222946 A JPH0222946 A JP H0222946A
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- Japan
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- data bus
- transmission data
- level
- time slot
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は時分割多重化装置、特にその空きタイムスロ
ットのデータバス上の処理に関するものである。
ットのデータバス上の処理に関するものである。
第４図は従来のプルアップ抵抗付送信データバスを示す
図で、図において、…は送信データバス、 ＋ｔｒｔ４
ｈ ａ Ｍ７ Ｆレスパス、 （８ａ）、（８ｂ）、（
８Ｃ）は送信データバスＩｌ＋に接続された送受信回路
を持つ端末工／１カードナ人、すＢ、すＣ，（４ａ）、
（４ｂ）、（番Ｃ）は端末工／ＬＰカード（８ａ）（Ｐ
＋）（８ａ）が持つゲート付ドライバエ０すＡ、すＢ、
すＣ，（５ａ）、（５ｂ）（ｉｏ）は端末いカード（８
ａ）、（ｊｂ）、（８ａ）が持つＡＣＭアトＬ／Ｘ一致
検出回路、 （６ａ）、（ａｌｌｌ）、ｒ６ａ）は端末
工／ｒカード（８ａ）、（８ｂ）、（８ａ）が出力する
送信データ、（７）にプルアップ抵抗、（８）は電源で
ある。
図で、図において、…は送信データバス、 ＋ｔｒｔ４
ｈ ａ Ｍ７ Ｆレスパス、 （８ａ）、（８ｂ）、（
８Ｃ）は送信データバスＩｌ＋に接続された送受信回路
を持つ端末工／１カードナ人、すＢ、すＣ，（４ａ）、
（４ｂ）、（番Ｃ）は端末工／ＬＰカード（８ａ）（Ｐ
＋）（８ａ）が持つゲート付ドライバエ０すＡ、すＢ、
すＣ，（５ａ）、（５ｂ）（ｉｏ）は端末いカード（８
ａ）、（ｊｂ）、（８ａ）が持つＡＣＭアトＬ／Ｘ一致
検出回路、 （６ａ）、（ａｌｌｌ）、ｒ６ａ）は端末
工／ｒカード（８ａ）、（８ｂ）、（８ａ）が出力する
送信データ、（７）にプルアップ抵抗、（８）は電源で
ある。
次に動作について説明する。各端末Ｉ／Ｆカード（８ａ
）（８ｂ）（Ｊｌｃ）はＡＣＭアＦレスパス１２１に自
分のアドレスと同一のアドレス信号が出力されたことｉ
ＡｃＭ７）；レス一致検出回路（５ａ）、（５ｂ）。
）（８ｂ）（Ｊｌｃ）はＡＣＭアＦレスパス１２１に自
分のアドレスと同一のアドレス信号が出力されたことｉ
ＡｃＭ７）；レス一致検出回路（５ａ）、（５ｂ）。
（５Ｃ）で検出し、そのタイムスロットのみ、ゲート付
ドライバエａ ｒ４ａ）ｒｒｂ）（４ｃ）のゲートを開
き。
ドライバエａ ｒ４ａ）ｒｒｂ）（４ｃ）のゲートを開
き。
送信データ（６ａ）（６ｂ）ｒ６ｃ）を送信データバス
…に出力する。その他のタイムスロットではゲート付ド
ライバエｏ （４ａ）、（４ｂ）、（４ｃ）のゲートを
閉じてトライステート状態にする。
…に出力する。その他のタイムスロットではゲート付ド
ライバエｏ （４ａ）、（４ｂ）、（４ｃ）のゲートを
閉じてトライステート状態にする。
そのため、送信データバス…に接続されている全ての端
末Ｘ ／Ｆカード（８ａ）（８ｂ）（８ｃ）がゲート？
閉じた場合（以下この場合を空きタイムスロットと呼ぶ
）、プルアップ抵抗＋７１．電源（８）により送信デー
タバス＋１１が＠Ｈ豐ワレベル規定されるようにしてい
た。
末Ｘ ／Ｆカード（８ａ）（８ｂ）（８ｃ）がゲート？
閉じた場合（以下この場合を空きタイムスロットと呼ぶ
）、プルアップ抵抗＋７１．電源（８）により送信デー
タバス＋１１が＠Ｈ豐ワレベル規定されるようにしてい
た。
従来のプルアップ抵抗付送信データでは送信データバス
が持つ対地容量のためＶｃ＠ Ｌ Ｉレベルか（、、ａ
ａ Ｉレベルへ遷移するのに送信データの波形が第５
図のようになり、プルアップ抵抗の定数が大きいと受信
タイミングにおいて”Ｌ”と見なしてしまう誤動作が生
じてしまう（第５図点■参照）。
が持つ対地容量のためＶｃ＠ Ｌ Ｉレベルか（、、ａ
ａ Ｉレベルへ遷移するのに送信データの波形が第５
図のようになり、プルアップ抵抗の定数が大きいと受信
タイミングにおいて”Ｌ”と見なしてしまう誤動作が生
じてしまう（第５図点■参照）。
逆に、プルアップ抵抗を小さくすると＠Ｓ図の点線のよ
うな波形となシ、誤動作は生じなくなるが（第５図点■
参照）、Ｆｌｌ、源でプルアップしているためＧＮＤレ
ベルが浮いて高くなってしまうので、ＧＮＤに乗るノイ
ズく対し弱くなってしまい、さらにプルアップ抵抗の定
数温度変化により上述した現象が起こりやすくなる等の
問題点があった。
うな波形となシ、誤動作は生じなくなるが（第５図点■
参照）、Ｆｌｌ、源でプルアップしているためＧＮＤレ
ベルが浮いて高くなってしまうので、ＧＮＤに乗るノイ
ズく対し弱くなってしまい、さらにプルアップ抵抗の定
数温度変化により上述した現象が起こりやすくなる等の
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、空きスロットに対し送信データバスを常に＠
ａ Ｉ Ｋ規定するとともに、プルアップ抵抗を用い
ずにＧＮＤレベルを浮かせないようにでき、かつプルア
ップ抵抗の定数の温度変化による影響を生じさせない回
路を付加した送信データバス回路を得ることを目的とす
る。
たもので、空きスロットに対し送信データバスを常に＠
ａ Ｉ Ｋ規定するとともに、プルアップ抵抗を用い
ずにＧＮＤレベルを浮かせないようにでき、かつプルア
ップ抵抗の定数の温度変化による影響を生じさせない回
路を付加した送信データバス回路を得ることを目的とす
る。
この発明に係る空きタイムスロットｌＨルベル強制出力
回路付送信データバスは従来のプルアップ抵抗の代わり
にゲート付ドライバＩＯを送信データバスに接続すると
ともに、このゲート付ドライバエ０の制御回路を付加し
たものである。
回路付送信データバスは従来のプルアップ抵抗の代わり
にゲート付ドライバＩＯを送信データバスに接続すると
ともに、このゲート付ドライバエ０の制御回路を付加し
たものである。
この発明に係る空きタイムスロット１Ｈルベル強制出力
回路付送信データバスはゲート制御回路により空きタイ
ムスロットｔ−＆ｇ繊し、七の間だけゲートを開き送信
データバスに１Ｈ１を出力する。
回路付送信データバスはゲート制御回路により空きタイ
ムスロットｔ−＆ｇ繊し、七の間だけゲートを開き送信
データバスに１Ｈ１を出力する。
以下、この発明の一実施−ｊを図について説明する。第
１図において１図中符号１１３〜１８ｃ）は前記従来の
ものと全く同一のものである。図において、 ＋１０１
框ゲ一ト制御回路、ａυはゲート付ドライバＩＣである
。第８図はゲート制御回路の具体的実施［ＰＩＪ’に示
すブロック図で１図において。
１図において１図中符号１１３〜１８ｃ）は前記従来の
ものと全く同一のものである。図において、 ＋１０１
框ゲ一ト制御回路、ａυはゲート付ドライバＩＣである
。第８図はゲート制御回路の具体的実施［ＰＩＪ’に示
すブロック図で１図において。
１１ 、 Ｉ！Ｉ ＃：ｔｉｌｌ記従来のものと全く同
一で１図中。
一で１図中。
＋１０１ 、 ｄυは第１図と全く同一のものである。
図において、１２１けＣＰＯデータ、Ｑ３１はＣＰＯコ
ントロールデータ、 Ｑ４１はＡＣＭアＦレスデータ、
ａωは１ビツトＲＡ Ｍ 、 １１１はアドレスのセレ
クタＩＣ１０ηはデータバス切換用ゲート付バッファ＋
１、 ａＳはデータバス切換用ゲート付バッフアナ２゜
σ（１）はＣＰＯアドレスデータである。
ントロールデータ、 Ｑ４１はＡＣＭアＦレスデータ、
ａωは１ビツトＲＡ Ｍ 、 １１１はアドレスのセレ
クタＩＣ１０ηはデータバス切換用ゲート付バッファ＋
１、 ａＳはデータバス切換用ゲート付バッフアナ２゜
σ（１）はＣＰＯアドレスデータである。
上記のように構成された空きタイムスロット強ｌｌｌ５
ａ ｆ７ベル出力回路付送信データバスの動作につい
て説明する。
ａ ｆ７ベル出力回路付送信データバスの動作につい
て説明する。
まず、初めにＯＰＵコントロール信号ａｌによりアドレ
スセレクタａ−，データバス切換用ゲート付バッファリ
η、 ＋１１ｍを制御し、ＲＡＭｔ１５１をＣＰＯアク
セス可の状態にする。次いで、送信データバス…に接続
されている端末Ｘ／Ｉｐ カー ）’ （８ａ）（８ｂ
）（８ａ）のアドレスと同一のＲＡＭアドレス番地にゲ
ート０ＦＩＦ１１＋ａｌデータを書き込んでおき。
スセレクタａ−，データバス切換用ゲート付バッファリ
η、 ＋１１ｍを制御し、ＲＡＭｔ１５１をＣＰＯアク
セス可の状態にする。次いで、送信データバス…に接続
されている端末Ｘ／Ｉｐ カー ）’ （８ａ）（８ｂ
）（８ａ）のアドレスと同一のＲＡＭアドレス番地にゲ
ート０ＦＩＦ１１＋ａｌデータを書き込んでおき。
その他のＲＡＭアドレス番地にはゲートＯＮ制御データ
ｔ−書き込んでおく。書き込み終了後。
ｔ−書き込んでおく。書き込み終了後。
アドレスセレクタａ・、ゲート付バッファａη、 ０１
１を０ＰｔＴコントロ一ル信号囮により制御し、ＡＣＭ
アドレスデータをアドレスとして、ＲＡＭがアクセスで
きる状態にしておく。ＡＣＭアドレスバス（２１にデー
タが順次出力されてくると。
１を０ＰｔＴコントロ一ル信号囮により制御し、ＡＣＭ
アドレスデータをアドレスとして、ＲＡＭがアクセスで
きる状態にしておく。ＡＣＭアドレスバス（２１にデー
タが順次出力されてくると。
それをアドレスとしてＲＡＭに格納されたゲー） ０Ｎ
−ＯＦＦ制御データがＲＡＭからアクセスされてきてゲ
ート付ドライバエａＵυを制御する。
−ＯＦＦ制御データがＲＡＭからアクセスされてきてゲ
ート付ドライバエａＵυを制御する。
データが出力されてきたタイムスロット丁なわち端末工
／Ｆカードが全てゲー）ＯＦＩＦの状態となったタイム
スロットでは、ゲート付ドライバＩＣをゲー）ＯＮＬ、
”Ｈ’レベルを出力する。
／Ｆカードが全てゲー）ＯＦＩＦの状態となったタイム
スロットでは、ゲート付ドライバＩＣをゲー）ＯＮＬ、
”Ｈ’レベルを出力する。
逆に、ゲート０ＩＦＩＦ制御信号が出力されてきたタイ
ムスロットすなわち端末工／Ｆカードのいずれかが送信
データを出力するタイムスロットではアドレスセレクタ
αυをゲートＯＦ？する。
ムスロットすなわち端末工／Ｆカードのいずれかが送信
データを出力するタイムスロットではアドレスセレクタ
αυをゲートＯＦ？する。
さらに途中で端末工／ｙカードｒ８ａ）、（８ｂ）、（
Ｊｌｃ）の挿抜が行なわれた場合に、ＣＰＯがこれを検
知し、そのカードアドレスと同一のＲＡＭアドレス番地
にゲー）ＯＮ１１１ｍ信号を書き込み１ＨＩｔ−出力し
てやるようにする。
Ｊｌｃ）の挿抜が行なわれた場合に、ＣＰＯがこれを検
知し、そのカードアドレスと同一のＲＡＭアドレス番地
にゲー）ＯＮ１１１ｍ信号を書き込み１ＨＩｔ−出力し
てやるようにする。
なお、上記実施−ｊでは送信デ７夕に単に１Ｈ１出力を
送出するのみであったが、第３図ＶＣ示すように受信デ
ータバス■にゲート付レジ−バエＣ３υ、ｇｏ作検出用
工〇−にアラーム発生回路りから構成される１Ｈ＠レベ
ル強制出力前作監視回路を設けてもよい。
送出するのみであったが、第３図ＶＣ示すように受信デ
ータバス■にゲート付レジ−バエＣ３υ、ｇｏ作検出用
工〇−にアラーム発生回路りから構成される１Ｈ＠レベ
ル強制出力前作監視回路を設けてもよい。
この害苑例において、対向装置のデータバスに出力され
たデータが受信データバス１！）に送られてくるが、空
きタイムスロット時ゲート付レシーバＩＣｗｏｌ−ゲー
トＯＮにし、データを入力する。これが、データバス上
でｌＨｌすなわちカード内で＊ Ｌ ｌであるかを誤動
作検出用工０−で比較し、誤まっていれば情報をアラー
ム発生回路コに送り、アラームを発生させる。送信タイ
ミングと受信タイミングにはタイミングクロツク１ビツ
ト分のずれがあるので、このずれを送受信タイミング遅
延岡路で補正する必要がある。
たデータが受信データバス１！）に送られてくるが、空
きタイムスロット時ゲート付レシーバＩＣｗｏｌ−ゲー
トＯＮにし、データを入力する。これが、データバス上
でｌＨｌすなわちカード内で＊ Ｌ ｌであるかを誤動
作検出用工０−で比較し、誤まっていれば情報をアラー
ム発生回路コに送り、アラームを発生させる。送信タイ
ミングと受信タイミングにはタイミングクロツク１ビツ
ト分のずれがあるので、このずれを送受信タイミング遅
延岡路で補正する必要がある。
以上のようにこの発明によれば、空きタイムスロットに
は常に１Ｈルベルが強制的に出力されるので、誤前作が
生じることなく、またＧＮＤレベルも浮かないので、ノ
イズに強くなり。
は常に１Ｈルベルが強制的に出力されるので、誤前作が
生じることなく、またＧＮＤレベルも浮かないので、ノ
イズに強くなり。
さらに＠度変化に対しても影響を受けないという効果が
ある。
ある。
第１図はこの発明の一英ｉ例による空きタイムスロット
強制“Ｈ”レベル出力回路付送信データバス會示す図、
第２図は第１図のゲート制ａｌ［０１路の具体的実穐例
を示す図、第３図はこの発明の他の実施［Ｐｌ ？示す
ゲート制御回路を示す図。 第４図は従来のプルアップ抵抗付送信データバスを示す
図、第５図は従来のプルアップ抵抗付送信データバスに
おける送信データ波形を示す図である。 図において、１１１は送信データバス、 １１１＋はゲ
ート付ドライバエ０ 、１１０１はゲート制御回路、ａ
ＱはＲＡ Ｍ 、 Ｑｆｌはセレクタ、Ｇη、θ♂はバ
ッファである。 なお１図中、同一符号は同一、又は相当部分を示す。
強制“Ｈ”レベル出力回路付送信データバス會示す図、
第２図は第１図のゲート制ａｌ［０１路の具体的実穐例
を示す図、第３図はこの発明の他の実施［Ｐｌ ？示す
ゲート制御回路を示す図。 第４図は従来のプルアップ抵抗付送信データバスを示す
図、第５図は従来のプルアップ抵抗付送信データバスに
おける送信データ波形を示す図である。 図において、１１１は送信データバス、 １１１＋はゲ
ート付ドライバエ０ 、１１０１はゲート制御回路、ａ
ＱはＲＡ Ｍ 、 Ｑｆｌはセレクタ、Ｇη、θ♂はバ
ッファである。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）送信データバスに接続されたゲート付ドライバＩ
Ｃ、このゲート付ドライバＩＣを制御信号データを格納
するＲＡＭ、このＲＡＭにＣＰＯからデータをアクセス
するためのセレクタ及びバッファを備えたことを特徴と
する空きスロット強制“Ｈ”レベル出力回路付送信デー
タバス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17400888A JPH0222946A (ja) | 1988-07-12 | 1988-07-12 | 空きタイムスロット強制“ｈ”レベル出力回路付送信データバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17400888A JPH0222946A (ja) | 1988-07-12 | 1988-07-12 | 空きタイムスロット強制“ｈ”レベル出力回路付送信データバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222946A true JPH0222946A (ja) | 1990-01-25 |
Family
ID=15971032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17400888A Pending JPH0222946A (ja) | 1988-07-12 | 1988-07-12 | 空きタイムスロット強制“ｈ”レベル出力回路付送信データバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222946A (ja) |
-
1988
- 1988-07-12 JP JP17400888A patent/JPH0222946A/ja active Pending
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