JPH0223031B2 - - Google Patents
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- JPH0223031B2 JPH0223031B2 JP57133113A JP13311382A JPH0223031B2 JP H0223031 B2 JPH0223031 B2 JP H0223031B2 JP 57133113 A JP57133113 A JP 57133113A JP 13311382 A JP13311382 A JP 13311382A JP H0223031 B2 JPH0223031 B2 JP H0223031B2
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- internal wiring
- chip carrier
- semiconductor chip
- ceramic
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置、詳しくはセラミツクチツ
プキヤリア（リードレス集積回路パツケージ）の
電極パツドの改良に関する。
プキヤリア（リードレス集積回路パツケージ）の
電極パツドの改良に関する。
(2) 技術の背景
集積回路（IC）パツケージは異なつた構造の
ものが数多く開発されているが、第１図に断面図
で示されるセラミツクチツプキヤリア（リードレ
スICパツケージ）は、パツケージ本体の外部に
突出するアウターリードが形成されたパツケージ
に比べてコンパクトに製造されて提供される利点
があるために広く用いられている。かかるセラミ
ツクチツプキヤリアを同図を参照して説明する
と、１はセラミツク製のチツプキヤリア、２は半
導体チツプ、３はキヤツプ（これはセラミツクキ
ヤリアにガラスまたはAu／Sn、Pb／Sn等のろう
材で封止される）、４はボンデイングワイヤ、５
は水平方向内部配線、６は垂直方向内部配線、７
は電極パツドであり、半導体チツプに形成された
ICは、ボンデイングワイヤ４、内部配線５，６
を経て電極パツド７に接続される。
ものが数多く開発されているが、第１図に断面図
で示されるセラミツクチツプキヤリア（リードレ
スICパツケージ）は、パツケージ本体の外部に
突出するアウターリードが形成されたパツケージ
に比べてコンパクトに製造されて提供される利点
があるために広く用いられている。かかるセラミ
ツクチツプキヤリアを同図を参照して説明する
と、１はセラミツク製のチツプキヤリア、２は半
導体チツプ、３はキヤツプ（これはセラミツクキ
ヤリアにガラスまたはAu／Sn、Pb／Sn等のろう
材で封止される）、４はボンデイングワイヤ、５
は水平方向内部配線、６は垂直方向内部配線、７
は電極パツドであり、半導体チツプに形成された
ICは、ボンデイングワイヤ４、内部配線５，６
を経て電極パツド７に接続される。
かかるセラミツクチツプキヤリアの製造におい
ては、第１図に点線で示されるようにグリンシー
ト１ａの上に次のグリンシート１ｂを重ね、この
グリンシート１ｂ上に内部配線５を形成するため
の導電ペーストを印刷法で塗布し、次いでグリン
シート１ｃ，１ｄを順に重ね、グリンシート１
ｃ，１ｄには直径0.1〜0.3mmのスルーホール（ヴ
イアホールともいう）を形成し、そのスルーホー
ル内に導電ペーストを導入し、更にグリンシート
１ｄ上には前記したスルーホールの上にある部分
に電極パツド７を形成するための例えばタングス
テン（Ｗ）のペーストを印刷法で塗布し、最後に
これらのものを1500℃〜1600℃程度の高温で焼結
する。このとき同時に前記した導電ペーストがメ
タライズされて、内部配線５，６および電極パツ
ド７が形成される。次いで電極パツド７にニツケ
ル金（Ni−Au）メツキを施す。
ては、第１図に点線で示されるようにグリンシー
ト１ａの上に次のグリンシート１ｂを重ね、この
グリンシート１ｂ上に内部配線５を形成するため
の導電ペーストを印刷法で塗布し、次いでグリン
シート１ｃ，１ｄを順に重ね、グリンシート１
ｃ，１ｄには直径0.1〜0.3mmのスルーホール（ヴ
イアホールともいう）を形成し、そのスルーホー
ル内に導電ペーストを導入し、更にグリンシート
１ｄ上には前記したスルーホールの上にある部分
に電極パツド７を形成するための例えばタングス
テン（Ｗ）のペーストを印刷法で塗布し、最後に
これらのものを1500℃〜1600℃程度の高温で焼結
する。このとき同時に前記した導電ペーストがメ
タライズされて、内部配線５，６および電極パツ
ド７が形成される。次いで電極パツド７にニツケ
ル金（Ni−Au）メツキを施す。
第２図は電極パツド７の配置を示すための第１
図のパツケージの概略平面図で（キヤツプ３は除
いてある）、電極パツド７は一般に、例えば１mm
角、0.5mm角もしくは0.5mm×0.8mmの矩形または直
径0.5〜1.0mmの円形に形成される。
図のパツケージの概略平面図で（キヤツプ３は除
いてある）、電極パツド７は一般に、例えば１mm
角、0.5mm角もしくは0.5mm×0.8mmの矩形または直
径0.5〜1.0mmの円形に形成される。
セラミツクチツプキヤリア１は第３図に示され
る如く印刷回路板（PCB）またはセラミツク基
板に半田を用いて実装され、同図において、８は
PCBまたはセラミツク基板、９は半田を示す。
同図から理解される如く、セラミツクチツプキヤ
リア１は第１図の状態とは逆に倒立した状態で実
装されている。かかるパツケージを第１図に点線
で示すアウターリード１０がパツケージに設けら
れた場合と比べると、本体の外方に突出するアウ
ターリード１０に代えて電極パツド７が用いられ
ているため、コンパクト高密度実装が可能であり
取り扱いが容易である。
る如く印刷回路板（PCB）またはセラミツク基
板に半田を用いて実装され、同図において、８は
PCBまたはセラミツク基板、９は半田を示す。
同図から理解される如く、セラミツクチツプキヤ
リア１は第１図の状態とは逆に倒立した状態で実
装されている。かかるパツケージを第１図に点線
で示すアウターリード１０がパツケージに設けら
れた場合と比べると、本体の外方に突出するアウ
ターリード１０に代えて電極パツド７が用いられ
ているため、コンパクト高密度実装が可能であり
取り扱いが容易である。
(3) 従来技術と問題点
集積度が高くなるにつれて多くの電極パツドを
設ける必要があり、最近電極パツドを小さく精度
良く形成することが要求されるようになつてき
た。小さな電極パツドを高密度に、すなわちそれ
ぞれが小さい各電極パツドをかつピツチを小に印
刷法で形成するとすれば、歩留りが低く、かつ、
いわゆるダレによつて精度が悪くなることが確認
された。また、セラミツクチツプキヤリアを高温
処理で形成した場合セラミツクに反りが生じる。
電極パツドが小であると、セラミツクチツプキヤ
リアの反りによつて第３図に示した半田を用いる
実装において、半田が具合良く電極パツドにのら
ないことがあり、セラミツクチツプキヤリアの反
りは重大な影響を及ぼす。そこに研磨によつて電
極パツドが形成されたセラミツクチツプキヤリア
の表面を平坦化しなければならない。しかしかか
る研磨工程において、電極パツド７が消失し、チ
ツプキヤリアに事実上パツドがなくなるという問
題が生じている。
設ける必要があり、最近電極パツドを小さく精度
良く形成することが要求されるようになつてき
た。小さな電極パツドを高密度に、すなわちそれ
ぞれが小さい各電極パツドをかつピツチを小に印
刷法で形成するとすれば、歩留りが低く、かつ、
いわゆるダレによつて精度が悪くなることが確認
された。また、セラミツクチツプキヤリアを高温
処理で形成した場合セラミツクに反りが生じる。
電極パツドが小であると、セラミツクチツプキヤ
リアの反りによつて第３図に示した半田を用いる
実装において、半田が具合良く電極パツドにのら
ないことがあり、セラミツクチツプキヤリアの反
りは重大な影響を及ぼす。そこに研磨によつて電
極パツドが形成されたセラミツクチツプキヤリア
の表面を平坦化しなければならない。しかしかか
る研磨工程において、電極パツド７が消失し、チ
ツプキヤリアに事実上パツドがなくなるという問
題が生じている。
(4) 発明の目的
本発明は上記従来の問題点に鑑み、高密度に精
度良く形成された小さな寸法の電極パツドを具備
するセラミツクチツプキヤリアを提供することを
目的とする。
度良く形成された小さな寸法の電極パツドを具備
するセラミツクチツプキヤリアを提供することを
目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば、パツケージ
基体表面の中央に形成された凹部と、該凹部の底
部に固着された半導体チツプと、該凹部内にてパ
ツケージ基体に接着され該半導体チツプを封止す
るキヤツプと、該パツケージ基体表面の該凹部の
周囲に形成された複数の開口部と、該開口部それ
ぞれの底部に接続され該パツケージ基体表面とは
反対側面の方向に延びて形成された複数のスルー
ホールと、該開口部内に充填された導体よりな
り、かつ、実装用基体に半田接続される複数の接
続用パツドとを有し、該接続用パツドが該スルー
ホールに充填された導体より太く形成され、該接
続用パツドが該スルーホールに充填された導体を
介して該半導体チツプに電気的に接続されてなる
ことを特徴とする半導体装置を提供することによ
り達成される。
基体表面の中央に形成された凹部と、該凹部の底
部に固着された半導体チツプと、該凹部内にてパ
ツケージ基体に接着され該半導体チツプを封止す
るキヤツプと、該パツケージ基体表面の該凹部の
周囲に形成された複数の開口部と、該開口部それ
ぞれの底部に接続され該パツケージ基体表面とは
反対側面の方向に延びて形成された複数のスルー
ホールと、該開口部内に充填された導体よりな
り、かつ、実装用基体に半田接続される複数の接
続用パツドとを有し、該接続用パツドが該スルー
ホールに充填された導体より太く形成され、該接
続用パツドが該スルーホールに充填された導体を
介して該半導体チツプに電気的に接続されてなる
ことを特徴とする半導体装置を提供することによ
り達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳述する。
第４図に本発明の一実施例が部分断面図で示さ
れ、同図において、１１はセラミツクチツプキヤ
リア、１２は半導体チツプ、１３はキヤツプ、１
４はボンデイングワイヤ、１５は水平方向内部配
線であり、これらの部分はすべて従来技術と同様
に形成される。なお同図において、１８はセラミ
ツクチツプキヤリア１１が実装されたPCBまた
はセラミツク基板、１９は前記の実装のために用
いられた半田、図に点線で示される１１ａ，１１
ｂ，１１ｃ，１１ｄそれぞれ第１層（最下層）、
第２層、第３層、第４層（最上層）のグリンシー
トを示す。
れ、同図において、１１はセラミツクチツプキヤ
リア、１２は半導体チツプ、１３はキヤツプ、１
４はボンデイングワイヤ、１５は水平方向内部配
線であり、これらの部分はすべて従来技術と同様
に形成される。なお同図において、１８はセラミ
ツクチツプキヤリア１１が実装されたPCBまた
はセラミツク基板、１９は前記の実装のために用
いられた半田、図に点線で示される１１ａ，１１
ｂ，１１ｃ，１１ｄそれぞれ第１層（最下層）、
第２層、第３層、第４層（最上層）のグリンシー
トを示す。
第５図は第４図の実施例の平面図で、同図から
理解される如く、電極パツドは、内側電極パツド
１７と外側電極パツド２７とがセラミツクチツプ
キヤリアの上表面の外縁部分に２列に形成され、
その数は100〜180個またはそれ以上に達する。各
パツドは例えば0.25mmの直径のもので、0.5mmの
ピツチで配置されている。なお同図においてこれ
ら電極パツド、ボンデイングワイヤ１４およびリ
ード１５は簡明のため一部のみをその寸法を誇張
して示す。
理解される如く、電極パツドは、内側電極パツド
１７と外側電極パツド２７とがセラミツクチツプ
キヤリアの上表面の外縁部分に２列に形成され、
その数は100〜180個またはそれ以上に達する。各
パツドは例えば0.25mmの直径のもので、0.5mmの
ピツチで配置されている。なお同図においてこれ
ら電極パツド、ボンデイングワイヤ１４およびリ
ード１５は簡明のため一部のみをその寸法を誇張
して示す。
第４図に戻り、第３層のグリンシート１１ｃに
は従来と同様にスルーホール（直径0.1〜0.3mm）
を形成し、導電ペーストを導入し、それはメタラ
イズされると垂直方向の内部配線１６となる。
は従来と同様にスルーホール（直径0.1〜0.3mm）
を形成し、導電ペーストを導入し、それはメタラ
イズされると垂直方向の内部配線１６となる。
第４図に示される実施例においては、最上層の
グリンシート１１ｄには、従来のスルーホールに
代えて、所望の寸法と形状のスルーホール（例え
ば直径0.2〜0.4mmの孔）が形成され、このスルー
ホールに導電ペーストが導入され、それは焼結さ
れて内部配線１６ａとなる。内部配線１６ａは後
述する如く電極パツドに形成されるものであるの
で、それの太さは内部配線１６の太さよりも通常
大である。しかし、内部配線１６と１６ａとは連
続している。
グリンシート１１ｄには、従来のスルーホールに
代えて、所望の寸法と形状のスルーホール（例え
ば直径0.2〜0.4mmの孔）が形成され、このスルー
ホールに導電ペーストが導入され、それは焼結さ
れて内部配線１６ａとなる。内部配線１６ａは後
述する如く電極パツドに形成されるものであるの
で、それの太さは内部配線１６の太さよりも通常
大である。しかし、内部配線１６と１６ａとは連
続している。
焼結工程の後に最上層表面を研磨して、内部配
線１６ａの頂部を平坦にし、次いでNi−Auメツ
キを施して該頂部上に内側電極パツド１７を構成
する。かかる研磨においては、従来技術における
電極パツドの消失は発生することなく、内部配線
の頂部はセラミツク体の上表面と共になんら支障
なく平坦に研磨される。電極パツド１７が半田１
９によつてPCB１８またはセラミツク基板に半
田付けされると、セラミツクチツプキヤリア１１
のPCB１８またはセラミツク基板への実装が終
る。
線１６ａの頂部を平坦にし、次いでNi−Auメツ
キを施して該頂部上に内側電極パツド１７を構成
する。かかる研磨においては、従来技術における
電極パツドの消失は発生することなく、内部配線
の頂部はセラミツク体の上表面と共になんら支障
なく平坦に研磨される。電極パツド１７が半田１
９によつてPCB１８またはセラミツク基板に半
田付けされると、セラミツクチツプキヤリア１１
のPCB１８またはセラミツク基板への実装が終
る。
以上には内側電極パツド１７について説明した
が、外側電極パツド２７も全く同様に形成され
る。なお第４図において、２６は垂直方向内部配
線、２６ａはその頂部上に外側電極パツド２７が
形成される内部配線１６ａに類似の内部配線であ
る。内部配線２６は他の水平方向内部配線１５に
内部配線１６と同様に連結されているが、それは
図には簡明化のため示されていない。
が、外側電極パツド２７も全く同様に形成され
る。なお第４図において、２６は垂直方向内部配
線、２６ａはその頂部上に外側電極パツド２７が
形成される内部配線１６ａに類似の内部配線であ
る。内部配線２６は他の水平方向内部配線１５に
内部配線１６と同様に連結されているが、それは
図には簡明化のため示されていない。
第６図は第４図のセラミツクチツプキヤリア１
１の底面図で、２０…は試験用のプローブパツド
であり、図には簡明のためその一部のみ示す。各
種試験のためにはプローブをパツド２０に接触さ
せなければならないが、プローブパツドはプロー
ブとの接触を確実なものにするため面積が広いこ
とが好ましい。そのために、セラミツクチツプキ
ヤリア１１の底面は他に利用されることがないか
ら、大きく形成したプローブパツド２０をキヤリ
ア１１の底面の全体にわたつてプローブの接触が
確実に、かつ、容易になされうるよう配置する。
プローブパツド２０には、内部配線１６を真直ぐ
に延ばして形成した配線１６ｂにより、または折
曲して延ばして形成した配線１６ｃによつて接続
を形成する。なお、配線１６ｃを形成するときは
第１層のグリンシート１１ａは更に２分され、最
下層のグリンシート上に折曲配線１６ｃの水平部
分を形成する。
１の底面図で、２０…は試験用のプローブパツド
であり、図には簡明のためその一部のみ示す。各
種試験のためにはプローブをパツド２０に接触さ
せなければならないが、プローブパツドはプロー
ブとの接触を確実なものにするため面積が広いこ
とが好ましい。そのために、セラミツクチツプキ
ヤリア１１の底面は他に利用されることがないか
ら、大きく形成したプローブパツド２０をキヤリ
ア１１の底面の全体にわたつてプローブの接触が
確実に、かつ、容易になされうるよう配置する。
プローブパツド２０には、内部配線１６を真直ぐ
に延ばして形成した配線１６ｂにより、または折
曲して延ばして形成した配線１６ｃによつて接続
を形成する。なお、配線１６ｃを形成するときは
第１層のグリンシート１１ａは更に２分され、最
下層のグリンシート上に折曲配線１６ｃの水平部
分を形成する。
第７図ａはセラミツクチツプキヤリアの電極パ
ツドの従来のものと本発明にかかるものの詳細を
示す断面図である。従来は、垂直方向内部配線６
と電極パツド７は全く別個に形成されたが、本発
明によると、同図ｂに示す如く内部配線１６と１
６ａとは連続し、最上層のグリンシートは例えば
0.5mmの厚さに形成し、内部配線１６ａは断面を
直径0.3mmに形成し、その頂部が電極パツドとな
るものである。上記した研磨においては、最上層
１１ｄを内部配線１６ａと共に、内部配線１６ａ
の頂部が平坦になるまで通常の技術で研磨するの
であるが、最上層のグリンシートの前記した厚さ
（0.5mm）は研磨を安全に実施するに十分の厚さで
あるまた必要ならさらに厚いグリンシートも使用
しうる。
ツドの従来のものと本発明にかかるものの詳細を
示す断面図である。従来は、垂直方向内部配線６
と電極パツド７は全く別個に形成されたが、本発
明によると、同図ｂに示す如く内部配線１６と１
６ａとは連続し、最上層のグリンシートは例えば
0.5mmの厚さに形成し、内部配線１６ａは断面を
直径0.3mmに形成し、その頂部が電極パツドとな
るものである。上記した研磨においては、最上層
１１ｄを内部配線１６ａと共に、内部配線１６ａ
の頂部が平坦になるまで通常の技術で研磨するの
であるが、最上層のグリンシートの前記した厚さ
（0.5mm）は研磨を安全に実施するに十分の厚さで
あるまた必要ならさらに厚いグリンシートも使用
しうる。
(7) 発明の効果
以上、詳細に説明したように、本発明のセラミ
ツクチツプキヤリアにおいては、最上層のグリン
シートのスルーホール（ヴイアホール）を所望の
寸法と形状に形成し、当該スルーホールに導電ペ
ーストを導入し、焼結によつてメタライズ化した
後に研磨してメタライズ化された部分の頂部を平
坦にし、その平坦化された頂部をメツキ工程によ
つて電極パツドとすることにより、当該パツドを
小さくかつ高密度に形成することが可能となり、
リードレスチツプキヤリアの集積度を高めると共
に製造歩留りの低下を防止し得る効果大である。
なお図示の例において電極パツドは２列に配置さ
れているが、本発明の適用範囲はその場合に限定
されるものでなく、その他の配列の場合にも及
ぶ。更に、電極パツドの寸法および数、セラミツ
クグリンシートの層の数等も上記に説明し図示し
た例に限定されるものでなく、各種の寸法および
数のものが用いられる場合も本発明の範囲に含ま
れるものである。
ツクチツプキヤリアにおいては、最上層のグリン
シートのスルーホール（ヴイアホール）を所望の
寸法と形状に形成し、当該スルーホールに導電ペ
ーストを導入し、焼結によつてメタライズ化した
後に研磨してメタライズ化された部分の頂部を平
坦にし、その平坦化された頂部をメツキ工程によ
つて電極パツドとすることにより、当該パツドを
小さくかつ高密度に形成することが可能となり、
リードレスチツプキヤリアの集積度を高めると共
に製造歩留りの低下を防止し得る効果大である。
なお図示の例において電極パツドは２列に配置さ
れているが、本発明の適用範囲はその場合に限定
されるものでなく、その他の配列の場合にも及
ぶ。更に、電極パツドの寸法および数、セラミツ
クグリンシートの層の数等も上記に説明し図示し
た例に限定されるものでなく、各種の寸法および
数のものが用いられる場合も本発明の範囲に含ま
れるものである。
第１図と第２図は従来のセラミツクチツプキヤ
リアの断面図と平面図、第３図はPCBに実装さ
れた前記セラミツクチツプキヤリアを示す正面
図、第４図、第５図、第６図はそれぞれ本発明の
一実施例の断面図、平面図、底面図、第７図ａと
ｂは従来の電極パツドと本発明にかかる電極パツ
ドの構造を示す断面図である。 １１……セラミツクチツプキヤリア、１１ａ，
１１ｂ，１１ｃ，１１ｄ……グリンシート、１２
……半導体チツプ、１３……キヤツプ、１４……
ボンデイングワイヤ、１５……水平方向内部配
線、１６，２６……垂直方向内部配線、１６ａ，
２６ａ……電極パツドを形成するための垂直方向
内部配線、１６ｂ，１６ｃ……プローブパツドの
ための内部配線、１７……内側電極パツド、２７
……外側電極パツド、１８……PCBまたはセラ
ミツク基板、１９……半田、２０……プローブパ
ツド。
リアの断面図と平面図、第３図はPCBに実装さ
れた前記セラミツクチツプキヤリアを示す正面
図、第４図、第５図、第６図はそれぞれ本発明の
一実施例の断面図、平面図、底面図、第７図ａと
ｂは従来の電極パツドと本発明にかかる電極パツ
ドの構造を示す断面図である。 １１……セラミツクチツプキヤリア、１１ａ，
１１ｂ，１１ｃ，１１ｄ……グリンシート、１２
……半導体チツプ、１３……キヤツプ、１４……
ボンデイングワイヤ、１５……水平方向内部配
線、１６，２６……垂直方向内部配線、１６ａ，
２６ａ……電極パツドを形成するための垂直方向
内部配線、１６ｂ，１６ｃ……プローブパツドの
ための内部配線、１７……内側電極パツド、２７
……外側電極パツド、１８……PCBまたはセラ
ミツク基板、１９……半田、２０……プローブパ
ツド。
Claims (1)
- 【特許請求の範囲】 １ パツケージ基体表面の中央に形成された凹部
と、 該凹部の底部に固着された半導体チツプと、 該凹部内にてパツケージ基体に接着され該半導
体チツプを封止するキヤツプと、 該パツケージ基体表面の該凹部の周囲に形成さ
れた複数の開口部と、 該開口部それぞれの底部に接続され該パツケー
ジ基体表面とは反対側面の方向に延びて形成され
た複数のスルーホールと、 該開口部内に充填された導体よりなり、かつ、
実装用基板に半田接続される複数の接続用パツド
とを有し、 該接続用パツドが該スルーホールに充填された
導体より太く形成され、該接続用パツドが該スル
ーホールに充填された導体を介して該半導体チツ
プに電気的に接続されてなることを特徴とする半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133113A JPS5923548A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
| EP83401542A EP0100727B1 (en) | 1982-07-30 | 1983-07-27 | Semiconductor device comprising a ceramic base |
| DE8383401542T DE3378091D1 (en) | 1982-07-30 | 1983-07-27 | Semiconductor device comprising a ceramic base |
| IE1822/83A IE54676B1 (en) | 1982-07-30 | 1983-07-29 | Semiconductor device comprising a ceramic base |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133113A JPS5923548A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923548A JPS5923548A (ja) | 1984-02-07 |
| JPH0223031B2 true JPH0223031B2 (ja) | 1990-05-22 |
Family
ID=15097105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133113A Granted JPS5923548A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0100727B1 (ja) |
| JP (1) | JPS5923548A (ja) |
| DE (1) | DE3378091D1 (ja) |
| IE (1) | IE54676B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756887B2 (ja) * | 1988-04-04 | 1995-06-14 | 株式会社日立製作所 | 半導体パッケージ及びそれを用いたコンピュータ |
| JP3112949B2 (ja) * | 1994-09-23 | 2000-11-27 | シーメンス エヌ フェー | ポリマースタッドグリッドアレイ |
| CN103811434A (zh) * | 2014-02-26 | 2014-05-21 | 中国兵器工业集团第二一四研究所苏州研发中心 | 一种ltcc无引线封装 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2296988A1 (fr) * | 1974-12-31 | 1976-07-30 | Ibm France | Perfectionnement aux procedes de fabrication d'un module de circuits multicouches en ceramique |
| JPS53119675A (en) * | 1977-03-28 | 1978-10-19 | Fujitsu Ltd | Mounting structure of lsi |
| DE2938567C2 (de) * | 1979-09-24 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Gehäuse für hochintegrierte Schaltkreise |
| JPS5651846A (en) * | 1979-10-04 | 1981-05-09 | Fujitsu Ltd | Ic package |
| JPS57134847U (ja) * | 1981-02-16 | 1982-08-23 | ||
| JPS598361A (ja) * | 1982-07-06 | 1984-01-17 | Nec Corp | 半導体集積回路装置の容器 |
-
1982
- 1982-07-30 JP JP57133113A patent/JPS5923548A/ja active Granted
-
1983
- 1983-07-27 DE DE8383401542T patent/DE3378091D1/de not_active Expired
- 1983-07-27 EP EP83401542A patent/EP0100727B1/en not_active Expired
- 1983-07-29 IE IE1822/83A patent/IE54676B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0100727B1 (en) | 1988-09-21 |
| IE831822L (en) | 1984-01-30 |
| EP0100727A3 (en) | 1985-08-14 |
| IE54676B1 (en) | 1990-01-03 |
| EP0100727A2 (en) | 1984-02-15 |
| DE3378091D1 (en) | 1988-10-27 |
| JPS5923548A (ja) | 1984-02-07 |
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