JPH02230443A - メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ - Google Patents

メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ

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JPH02230443A
JPH02230443A JP2004398A JP439890A JPH02230443A JP H02230443 A JPH02230443 A JP H02230443A JP 2004398 A JP2004398 A JP 2004398A JP 439890 A JP439890 A JP 439890A JP H02230443 A JPH02230443 A JP H02230443A
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JP
Japan
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memory
integrated circuit
control logic
circuit chip
data
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JP2004398A
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Robert C Gilberg
ロバート・シー・ギルバーグ
Paul Moroney
ポール・マロニー
William A Shumate
ウイリアム・アレン・シュメイト
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Arris Technology Inc
Original Assignee
General Instrument Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電子データ処理システム用の集積回路チッ
プに関するものであり、特に集積回路チップの安全保証
区域内に蓄積されたデータの変更の阻１１に関するもの
である。
［従来の技術コ 安全保証されたデータ蓄積部を白゛する集積回路チップ
は、複数のメモリ位置を白゛する安全確保メモリを具備
し、その１以上の予め定められた位置は変更しない安全
確保データの蓄積用であり、アドレスハスにより安全確
保メモリに結合されたメモリ制御論理回路はアドレスバ
ス上にり．えられたアドレス信号によって示されたメモ
リ位置にデータを蓄積させる。安全確保メモリおよびメ
モリ制御論理回路はチップの安全確保区域内に含まれて
いる。
メモリ制御論理回路に適当な制御信号を与えることによ
り、メモリ制御論理回路がチップの意図された安全性と
妥協することができるように秘密のデータにより安全確
保メモリの予め定められた位置に蓄積された安全確保デ
ータと置換されることが可能である。
［発明の解決すべき課題コ この発明は、チップ上のメモリの予め定められた位置に
蓄積された安全確保データの変更が阻止されるような集
積回路チップを提供することを１」的とする。
［課題解決のための手段］ この発明の１態様によれば、チップは複数のメモリ位置
を有するメモリと、メモリ制御論理回路と、ヒューズ素
子と、Ｐめ定められた制御信号に応答してヒュース素子
の状態を改変できないように変更させるためにヒューズ
素子に結合された手段と、デコーダとを具ｔｉｎｔ　Ｌ
ている。メモリの予め定められた位置は変更できない安
全確保データのためのものであり、メモリ制御論理回路
はアドレスバスによりメモリに結合されてアドレスハス
上に与えられたアトレス信号によって示されるメモリ位
置にデータを蓄積させる。ヒューズ素子は初期状態およ
び改変できない変更された状態を有する。デコーダはヒ
ューズ素子と、メモリ制御論理回路と、アドレスバスと
に結合されてヒューズ素子の状態と前記アドレス信号を
監視し、予め定められたメモリ位置がアドレスバス」一
のアドレス信号により指示されたときには常にヒューズ
素子の状態が改変できないように変更された後にメモリ
制御回路がデータを予め定められたメモリ位置に蓄積さ
せることを阻止する。
付加的な安全性は、メモリとメモリ制御論理回路とデコ
ーダとヒューズ素子とを直接の外部アクセスから遮蔽し
、メモリを検査から遮蔽することにより与えられる。
この発明の別の態様によれば、チップは、改変すること
ができない安全確保データを蓄積するための予め定めら
れた位置を有する複数のメモリ位置を具備している第１
のメモリと、第２のメモリと、第２のメモリにデータパ
ターンを蓄積させるエネーブル手段と、第１および第２
のメモリに結合されて第２のメモリか予め定められたデ
ータパターンを含むときは常に書込み信号に応答して第
１のメモリの予め定められた位置にデータを蓄積させる
メモリ制御論理回路と、第２のメモリに結合され、第２
のメモリの内容を消去できるようにする手段と、初期状
態および改変できない変更状態を有するフェーズ素子と
、フェーズ素子に結合されて予め定められた制御信号に
応答してフェーズ素子の状態を改変できないように変更
させる手段とを具備し、フェーズ素子は、フェーズ素子
の状態が改変できないように変更される前にのみデタパ
ターンが蓄積されることを可能にするようにデータパタ
ーンを第２のメモリに蓄積させる手段に結合されている
。
付加的な安全性はメモリと、メモリ制御論理回路と、エ
ネーブル手段と、フェーズ素子とを直接の外部アクセス
から遮蔽しメモリを検査から遮蔽することによって与え
られる。
その他のこの発明の特徴は添｛＝Ｊ図面を参照にした以
下実施例によって詳細に説明される。
［実施例］ 安全確保データ（外部から破壊されない用に保護された
データ）を蓄積した後で変更されないチップを含む製品
の形成中に集積回路チップ中に蓄積されたデータの安全
を確保することは重要である。この目的のためにチップ
は予め定められたメモリ位置中に蓄積された安全確保デ
ータの変更を阻ＩＩ一するためのシステムを備えている
。そのようなシステムの２つの異なる実施例が第１図お
よび第２図に示されている。
第１図のシステムは、メモリＭ１メモリ制御論理回路３
８、デコーダ４０、フェーズ素子４２およびフェーズ変
更装置４４をチップの安全確保区域１１内に有している
。
メモリＭは複数のメモリ位置を有し、その予め定められ
た位置はデータパス１６からの変更できない安全確保デ
ータの蓄積のためのものである。
メモリ制御論理回路３８はアドレスバス４６によりメモ
リＭに結合され、メモリ制御論理回路３８から安全確保
メモリＭに“書込み”信号がライン４７で与えられたと
きアドレスバス４６により与えられたアドレス信号によ
り指示されたメモリＭの位置にデータを蓄積させる。
フェーズ索子４２は初期状態および改変できない変更状
態を有する。フェーズ素子という用語は、フェーズおよ
びアンチフェーズの両者を意味する。
フェーズ素子は金属導電層、ポリシリコン導電層、また
はそれらの組合わせによりチップ中に形成されることが
できる。アンチフェーズ素子はチップ中の導体・酸化物
・導体構造または導体・アモルファスシリコン・導体構
造によりチップの半導体層中に形成されたＰ”Ｎ＋半導
体接合ダイオードおよびＰ−Ｎ一半導体接合ダイオード
によって形成される。
フェーズ変更装置４４は安全確保区域１ｌに対して外部
である端子５０からライン４８上に受信された予め定め
られた制御信号に応答してフェーズ素子４２の状態を改
変できないように変化させるためにフェーズ素子４２に
結合されている。その代りにライン４８の制御信号は安
全確保区域Ｉ１の内部にある端子（図示せず）から受信
されるようにすることもできる。
デコーダ４０はフェーズ素子４２、メモリ制御論理回路
３８、およびアドレスバス４６に結合され、フェーズ素
子４２の状態およびアドレスバス４６上のアドレス信号
を監視し、予め定められたメモリ位置がアドレスバス４
６上のアドレス信号により指示されたときには常に、フ
ェーズ素子４２の状態が改変できないように変化された
後メモリＭの予め定められたメモリ位置中にデータをメ
モリ制御論理回路３８が蓄積することを阻止する。
導電層ＣＮ２はメモリＭ１メモリ制御論理回路３８、デ
コーダ４０、およびフェーズ素子４２を直接の外部アク
セスから遮蔽する。導電層ＣＮ２により覆われたチップ
の区域はチップの安全確保区域１１である。
メモリＭ５メモリ制御論理回路３８、デコーダ４ｏは全
て導電層ＣＮ，ににより伝送される電力信号によって付
勢されるように導電層ＣＮ２に結合されている。
第１図のシステムはメモリＭの予め定められた位置に最
初に蓄積された安全確保データの変更を阻止するために
使用される。フェーズ素子４２の状態が改変できないよ
うに変化されたならば、デコーダ４０はアドレスバス４
６上のアドレス信号により指示された予め定められたメ
モリ位置にさらにデ−タを書込むことを阻止する。
安全確保集積回路チップ製造プロセス中に製造工場にお
いてのみフェーズ作用を可能にする多くのフェーズ技術
がある。例えばある製造技術では、長期間の信頼性を提
供するようにフェーズが変更された後、酸化物がポリシ
リコン（または他のフェーズ材料）上に成長されること
が必要である。
第２図のシステムは製造工場におけるフェーズ作用後に
別の者に安全確保メモリＭ中に安全確保データを蓄積す
ることができるようにし、しかもメモリＭの内容の変更
を阻止したものである。
第２図のシステムは、メモリＭ，ＥＰＲＯＭまたはＥＥ
ＲＯＭ（電気的に消去可能なＲＯＭ）のような消去可能
なメモリ５２、メモリ制御論理回路５４、エネーブル回
路５５、フェーズ素子５６、およびフェーズ変更装置５
８をチップの安全確保区域１１内に具備している。メモ
リ制御論理回路５４はアンドゲート６０と、消去可能な
メモリ５２にこのアンドゲート６０を結合するインバー
タ６２および配線を含むＮ個の接続を備えている。イン
バータ６２はアンドゲート６０をエネーブルにするよう
に与えられる消去可能なメモリ５２中の予め定められた
データパターンを定めるためにアンドゲート６０の選択
された入力と消去可能なメモリ５２の選択された位置と
の間に接続されている。
メモリＭは複数のメモリ位置を有し、その予め定められ
た位置は改変できない安全確保データの蓄積のために使
用される。
エネーブル回路５５は書込み信号がライン６３によりエ
ネーブル回路５５に供給されるときデータパターンを消
去可能なメモリ５２中に蓄積させる。
メモリ制御論理回路５４は、消去可能なメモリ５２が予
め定められたデータパターンを有する場合にはアンドゲ
ート６０に対するライン６４上の書込み信号に応答して
第１のメモリＭの予め定められた位置にデータを蓄積さ
せるようにメモリＭと消去可能なメモリ５２とを結合さ
せる。
消去可能なメモリ５２の内容はチップの安全確保区域１
１の外側に位置する消去端子６６に“消去”制御信号を
与えることにより消去可能である。
フェーズ素子５６は初期状態および改変できないように
変更された状態を白゛する。フェーズ変更装置５８は、
安全確保区域１１の外部にある端子６８からライン６７
で受信された予め定められた制御信号に応答してフェー
ズ素子５６の状態を改変できないように変更するために
フェーズ素子５６に結合されている。その代りにライン
６７上の制御信号は安全確保区域１１の内部にある端子
（図示せず）から受信されてもよい。
データパターンはデータ端子６９からＩｊ，えられ、ア
ンドゲート５７を通って消去口Ｊ能なメモリ５２に供給
される。アンドゲ−１・５７はその１人力かフユズ素子
５６に結合され、フェーズ素子５６か最初の状態にある
間のみデータが消去可能なメモリ５２に書込まれること
かできるようにしている。
フェーズ素子５６は、フェーズ素子５６の状態が改変で
きないように変更される前のみ丁め定められたデータパ
ターンが消去可能なメモリ５２中に蓄積することを可能
にするようにエネーブル回路に結合されている。
Ｎビツ１・の消去弓能なメモリ５２か必要とされる。
製造玉場てはアン１・ゲー１・６０に消去可能なメモリ
５２を結合するインバータ６２のパターンに対応する］
と０の予め定められたパターンが消去可能なメモリ５２
中に負荷され、アンドゲート６０はメモリＭへの制御ラ
イン６４上を“書込み“制御信号が通過できるようにす
る。１と０の予め定められたバタンか消去可能なメモリ
５２中に負荷された後、フェーズ素子５６の状態は改変
できないように変更され、したがって予め定められたパ
ターンは変化させることができない。この時点から集積
回路の処理およびパッケージ作業が連続的に行われ、最
終の処理およびパッケージ工程が消去可能なメモリ５２
中の蓄積された予め定められたパターンを乱さないよう
な状態にされる。
チップが別の製造業者に出荷された後に、安全確保デー
タはメモリＭ中に蓄積されることができる。それは消去
可能なメモリ５２中に蓄積された予め定められたパター
ンはインバータ６２によりメモリ制御論理回路５４中に
予め定められたパターンの配線を整合させるからである
。
安全確保データが安全確保メモリＭ中に蓄積されると、
“消去”信号か消去端子６６に供給され、消去可能なメ
モリ５２の内容を消去し、それにより安全確保メモリＭ
中に蓄積された安全確保データの変更を阻止する。
導電層ＣＮ２はメモリＭ１消去可能なメモリ５２、メモ
リ制御論理回路５４、エネーブル回路５５、およびフェ
ーズ素子５６の外部からの直接のアクセスを遮蔽する。
導電層ＣＮ２で覆われたチップの区域はチップの安全確
保区域１１である。
第２図のシステムは、チップの被覆層を通して消去可能
なメモリ５２を遠隔的に再プログラムするために使用さ
れることができる非常に正確なＸ線ビームその他の複雑
な手段を除いては侵害に対して安全性を確保する。この
技術の安全性は、ＥＥＲＯＭまたはＥＰＲＯＭの内容を
遠隔的に再プログラムすること、或いは遮断されたフェ
ーズを再接続することは困難であることによるものであ
る。もしも高電力の焦点を結ばないまたは拡散したＸ線
その他の手段かＥＥＲＯＭまたはＥＰＲＯＭの内容を本
質的にでたらめなものとすることができるならば、侵害
者はエネーブルパターンを得るために反復して試みるで
あろう。したがって安全性はＥＥＲＯＭまたはＥＦＲＯ
Ｍセルがそれらの状態の特何の言葉でバイアスされるよ
うに、換言すれば全て１または全て０の好ましいパター
ンでバイアスされるように設計されることが必要とされ
るかも知れない。したがって焦点を結ばないビームはメ
モリＭ中にデータを蓄積することを可能にする予め定め
られたパターンではなく、好ましいパターンに内容を駆
動する可能性が高くなる。安全性はまた大きいビット数
を有するもっと長い予め定められたパターンを使用する
ことによって増加されることができる。
メモリＭ１消去可能なメモリ５２、アンドゲート６０、
およびエネーブル回路５５は全て第２の導電層ＣＮ２に
結合され、この第２の導電層ＣＮ２によって伝送された
電力信号によって給電される。
ここに説明した技術は集積回路チップの安全確保データ
メモリおよび処理素子を導電層で覆い、それはそれらの
回路素子を検査から遮蔽するとともにそれらの回路素子
になめ定められた信号を伝送し、それは電力信号のよう
なその動作にとって本質的なものである。
【図面の簡単な説明】
第１図はこの発明の１実施例のブロック図である。 第２図はこの発明の別の実施例のブロック図である。 １１・・安全確保区域、３８・・・メモリ制御論理回路
、４０・・・デコーダ、４２・・・フェーズ素子、４４
・・フェーズ変更装置、Ｍ・・・メモリ。 出願人代理人　弁理士　鈴江武彦

Claims (9)

    【特許請求の範囲】
  1. （１）チップ上のメモリの予め定められた位置に蓄積さ
    れた安全確保データの変更を阻止することができる集積
    回路チップにおいて、 改変することができない安全確保データを蓄積するため
    の予め定められた位置を有する複数のメモリ位置を具備
    するメモリと、 メモリおよびアドレスバスに結合され、アドレスバス上
    に与えられたアドレス信号により指示されたメモリの位
    置にデータを蓄積させるメモリ制御論理回路と、 初期状態および改変できない変更状態を有するフェーズ
    素子と、 フェーズ素子に結合され、予め定められた制御信号に応
    答してフェーズ素子の状態を改変できないように変更す
    る手段と、 フェーズ素子とメモリ制御論理回路とアドレスバスとに
    結合され、フェーズ素子および前記アドレス信号の状態
    を監視し、予め定められたメモリ位置がアドレスバス上
    のアドレス信号により指示されるときにはフェーズ素子
    の状態が改変できないように変更された後にはメモリ制
    御論理回路がデータを前記予め定められたメモリ位置に
    蓄積させることを阻止するデコーダとを具備しているこ
    とを特徴とする集積回路チップ。
  2. （２）メモリ、メモリ制御論理回路、デコーダ、および
    フェーズ素子を直接の外部のアクセスから遮蔽する手段
    を具備している特許請求の範囲第１項記載の集積回路チ
    ップ。
  3. （３）チップ上のメモリの予め定められた位置に蓄積さ
    れた安全確保データの変更を阻止することができる集積
    回路チップにおいて、 改変することができない安全確保データを蓄積するため
    のメモリと、 メモリに結合され、メモリ中にデータを蓄積させるメモ
    リ制御論理回路と、 初期状態および改変できない変更状態を有するフェーズ
    素子と、 フェーズ素子に結合され、予め定められた制御信号に応
    答してフェーズ素子の状態を改変できないように変更さ
    せる手段と、 フェーズ素子およびメモリ制御論理回路に結合され、フ
    ェーズ素子の状態を監視し、フェーズ素子の状態が改変
    できないように変更された後にはメモリ制御論理回路が
    データをメモリに蓄積させることを阻止する手段とを具
    備していることを特徴とする集積回路チップ。
  4. （４）メモリ、メモリ制御論理回路、監視および阻止す
    る手段、およびフェーズ素子を直接の外部のアクセスか
    ら遮蔽する手段を具備している特許請求の範囲第３項記
    載の集積回路チップ。
  5. （５）検査からメモリを遮蔽するための手段を具備して
    いる特許請求の範囲第１項または第３項記載の集積回路
    チップ。
  6. （６）チップ上のメモリの予め定められた位置に蓄積さ
    れた安全確保データの変更を阻止することができる集積
    回路チップにおいて、 改変することができない安全確保データを蓄積するため
    の予め定められた位置を有する複数のメモリ位置を具備
    している第１のメモリと、 第２のメモリと、 第２のメモリにデータパターンを蓄積させるエネーブル
    手段と、 第１および第２のメモリに結合され、第２のメモリが予
    め定められたデータパターンを含むときは常に書込み信
    号に応答して第１のメモリの予め定められた位置にデー
    タを蓄積させるメモリ制御論理回路と、 第２のメモリに結合され、第２のメモリの内容を消去で
    きるようにする手段と、 初期状態および改変できない変更状態を有するフェーズ
    素子と、 フェーズ素子に結合され、予め定められた制御信号に応
    答してフェーズ素子の状態を改変できないように変更さ
    せる手段とを具備し、 フェーズ素子は、フェーズ素子の状態が改変できないよ
    うに変更される前にのみデータパターンが蓄積されるこ
    とを可能にするようにデータパターンを第２のメモリに
    蓄積させるエネーブル手段に結合されていることを特徴
    とする集積回路チップ。
  7. （７）メモリ、メモリ制御論理回路、エネーブル手段、
    およびフェーズ素子を直接の外部からのアクセスから遮
    蔽する手段を具備している特許請求の範囲第６項記載の
    集積回路チップ。
  8. （８）検査からメモリを遮蔽するための手段を具備して
    いる特許請求の範囲第６項記載の集積回路チップ。
  9. （９）検査からメモリおよびメモリ制御論理回路を遮蔽
    するための手段を具備している特許請求の範囲第６項記
    載の集積回路チップ。
JP2004398A 1989-01-12 1990-01-11 メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ Pending JPH02230443A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US297,137 1989-01-12
US07/297,137 US5083293A (en) 1989-01-12 1989-01-12 Prevention of alteration of data stored in secure integrated circuit chip memory

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JPH02230443A true JPH02230443A (ja) 1990-09-12

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ID=23145013

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EP (1) EP0378307B1 (ja)
JP (1) JPH02230443A (ja)
KR (1) KR930011346B1 (ja)
AU (1) AU621440B2 (ja)
CA (1) CA2007468C (ja)
DE (1) DE69014909T2 (ja)
DK (1) DK0378307T3 (ja)
ES (1) ES2066114T3 (ja)
IE (1) IE62794B1 (ja)
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