JPS63245016A - プログラマブル・ロジツク・デバイス - Google Patents
プログラマブル・ロジツク・デバイスInfo
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- JPS63245016A JPS63245016A JP7620587A JP7620587A JPS63245016A JP S63245016 A JPS63245016 A JP S63245016A JP 7620587 A JP7620587 A JP 7620587A JP 7620587 A JP7620587 A JP 7620587A JP S63245016 A JPS63245016 A JP S63245016A
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- JP
- Japan
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- flag
- cell group
- program cell
- logic
- program
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は１例えばＦＰＬＡ （フィールド・プログラマ
ブル・ロジックアレイ）あるいはＰＬＡ（プログラマブ
ル・ロジックアレイ）あるいはＰＡＬ（プログラマブル
・アレイ・ロジック）等のＰＬＤ （プログラマブル・
ロジック・デバイス）に関する。
ブル・ロジックアレイ）あるいはＰＬＡ（プログラマブ
ル・ロジックアレイ）あるいはＰＡＬ（プログラマブル
・アレイ・ロジック）等のＰＬＤ （プログラマブル・
ロジック・デバイス）に関する。
（従来の技術）
最近、ユーザ自身がプログラムすることにより手軽にユ
ーザオリジナルな論理ＩＣを実現できるＰＬＤが、プロ
グラム機器等のＰＬＯを使うための環境が整い、かつ簡
単にＰＬＤを使えるようになってきたことから幅広く使
われるようになってきた。特に、プログラマブルなアン
ド（ＡＮＤ）アレイと固定オア（ＯＲ）部から構成され
る装置ＭＭＩ社を代表とするＰＡＬとプログラマブルな
ＡＮＤアレイとプログラマブルなＯＲアレイから構成さ
れているシグネティクス社を代表とするＦＰＬＡ （あ
るいはＰＬＡと呼ばれている）が幅広く使われている。
ーザオリジナルな論理ＩＣを実現できるＰＬＤが、プロ
グラム機器等のＰＬＯを使うための環境が整い、かつ簡
単にＰＬＤを使えるようになってきたことから幅広く使
われるようになってきた。特に、プログラマブルなアン
ド（ＡＮＤ）アレイと固定オア（ＯＲ）部から構成され
る装置ＭＭＩ社を代表とするＰＡＬとプログラマブルな
ＡＮＤアレイとプログラマブルなＯＲアレイから構成さ
れているシグネティクス社を代表とするＦＰＬＡ （あ
るいはＰＬＡと呼ばれている）が幅広く使われている。
これらのＰＡＬ、ＦＰＬＡはＰＲＯＭの欠点を補うもの
として開発され、所定の論理回路を効率良くプログラム
によって形成できるようになっている。尚、一般的なＰ
ＲＯＭ。
として開発され、所定の論理回路を効率良くプログラム
によって形成できるようになっている。尚、一般的なＰ
ＲＯＭ。
とＰＡＬあるいはＦＰＬＡについては０日経エレクトロ
ニクスｒ１９８３年１１月７日号」およびｒ１９８５年
１月１４日号」あるいは特開昭５４−１６９５２％公報
に記載されている。
ニクスｒ１９８３年１１月７日号」およびｒ１９８５年
１月１４日号」あるいは特開昭５４−１６９５２％公報
に記載されている。
これらのＦＰＬＡ、ＰＡＬは、所定の論理回路を所定の
プログラミングを行うことにより効率良く実現できるよ
うになっている。また、これらのＦＰＬＡ、ＰＡＬには
、プログラミングを行った内容を読み出しくベリファイ
）ができなくなるようにしたものがある。これは、ＦＰ
ＬＡ、ＰＡＬのすぐれた特徴の１つである盗用防止機能
のためであり、この機能を備えたＦＰＬＡ、ＰＡＬを用
いることにより、このＦＰＬＡ、ＰＡＬの解析が不可能
となりシステムの内容の盗用を防止することが可能とな
る。この機能を実現するためには。
プログラミングを行うことにより効率良く実現できるよ
うになっている。また、これらのＦＰＬＡ、ＰＡＬには
、プログラミングを行った内容を読み出しくベリファイ
）ができなくなるようにしたものがある。これは、ＦＰ
ＬＡ、ＰＡＬのすぐれた特徴の１つである盗用防止機能
のためであり、この機能を備えたＦＰＬＡ、ＰＡＬを用
いることにより、このＦＰＬＡ、ＰＡＬの解析が不可能
となりシステムの内容の盗用を防止することが可能とな
る。この機能を実現するためには。
フェーズ・リンク方式のＦＰＬＡ、ＰＡＬでは。
“ラースト・フユーズと呼ばれる特別のフユーズを切る
ことにより実現されている。また、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ等の不揮発性メモリセルをＦＰＬＡ、ＰＡＬ
のプログラムセル群に用いているＦＰＬＡ、ＰＡＬでは
“セキュリティセル゛′あるいは゛セキュリティビット
″と呼ばれた。特別の前記不揮発性メモリセルを用いた
フラグをプログラミングすることによってなされている
。不揮発性メモリセルを用いたこのフラグの解除は。
ことにより実現されている。また、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ等の不揮発性メモリセルをＦＰＬＡ、ＰＡＬ
のプログラムセル群に用いているＦＰＬＡ、ＰＡＬでは
“セキュリティセル゛′あるいは゛セキュリティビット
″と呼ばれた。特別の前記不揮発性メモリセルを用いた
フラグをプログラミングすることによってなされている
。不揮発性メモリセルを用いたこのフラグの解除は。
所定の回路をプログラミングするだめのプログラミング
セル群にプログラムされた全内容と同時に消去する以外
にないようになっている。
セル群にプログラムされた全内容と同時に消去する以外
にないようになっている。
従来のＦＰＬＡ、ＰＡＬには、プログラムされた内容の
データ保護の点から、これらのプログラムデータの読み
だしを禁止するための機能が内蔵されているものがある
。これは不正な回路内容のコピーを防止するための機能
である。
データ保護の点から、これらのプログラムデータの読み
だしを禁止するための機能が内蔵されているものがある
。これは不正な回路内容のコピーを防止するための機能
である。
しかしながら、これらのＦＰＬＡ、ＰＡＬにはプログラ
ムされたデータの読みだしを禁止するための機能は付加
されたものもあったが、プログラム（書込み）を禁止す
るための機能は付加されてはいなかった。このため、一
度プログラミングを行ったデバイスに対して誤って再書
込みを行う可能性があり、書換え不可のＦＰＬＡ、ＰＡ
Ｌにおいては、二度と使用できないものとなっていた。
ムされたデータの読みだしを禁止するための機能は付加
されたものもあったが、プログラム（書込み）を禁止す
るための機能は付加されてはいなかった。このため、一
度プログラミングを行ったデバイスに対して誤って再書
込みを行う可能性があり、書換え不可のＦＰＬＡ、ＰＡ
Ｌにおいては、二度と使用できないものとなっていた。
また、ＥＰ ＲＯＭ、ＥＥＰ ＲＯＭ等の不揮発性
メモリセルを用いた再書換え可能なＦＰＬＡ。
メモリセルを用いた再書換え可能なＦＰＬＡ。
ＰＡＬにおいても、一度所定の論理回路を実現してしま
ったものに誤って再び書込んでしまえば。
ったものに誤って再び書込んでしまえば。
所定の論理回路を実現しているプログラムセル群へのプ
ログラムデータを一度消去して、また改めて書込む必要
が生じていた。このような不必要な不揮発性メモリセル
への書込み、消去は、セル部の酸化膜にダメージを与え
るものであり書換え回数の寿命を減らすもので好ましい
ものではなかった。
ログラムデータを一度消去して、また改めて書込む必要
が生じていた。このような不必要な不揮発性メモリセル
への書込み、消去は、セル部の酸化膜にダメージを与え
るものであり書換え回数の寿命を減らすもので好ましい
ものではなかった。
（発明が解決しようとする問題点）
本発明は、従来技術ではプログラムセル群への書込み動
作を禁止するための機能が付加されていない点に鑑みて
なされたもので、不必要な再書込みを防止することによ
って経済性を高めると同時に、不揮発性メモリセルを用
いたプログラムセル群の信頼性を高めることのできるＰ
ＬＯを提供することを目的とする。
作を禁止するための機能が付加されていない点に鑑みて
なされたもので、不必要な再書込みを防止することによ
って経済性を高めると同時に、不揮発性メモリセルを用
いたプログラムセル群の信頼性を高めることのできるＰ
ＬＯを提供することを目的とする。
［発明の構成］
（ｆｉ１題点を解決するための手段と作用）本発明は上
記目的を達成するために、ＦＰＬＡあるいはＰＬＡ、Ｐ
ＡＬの所定の論理回路を実現するためのプログラム可能
なプログラムセル群とにのプログラムセル群とは別個に
設けられたフラッグと、このフラッグが導通状態にある
か非導通状態にあるかによって前記プログラムセル群へ
の書込み動作を制卸する装置とを具備することを特徴と
するもので、ＦＰＬＡあるいはＰＬＡ。
記目的を達成するために、ＦＰＬＡあるいはＰＬＡ、Ｐ
ＡＬの所定の論理回路を実現するためのプログラム可能
なプログラムセル群とにのプログラムセル群とは別個に
設けられたフラッグと、このフラッグが導通状態にある
か非導通状態にあるかによって前記プログラムセル群へ
の書込み動作を制卸する装置とを具備することを特徴と
するもので、ＦＰＬＡあるいはＰＬＡ。
ＰＡＬにおいて所定の論理回路を実現するためのプログ
ラムセル群とは別個にフラッグを設け、このフラッグを
プログラムすることにより、プログラムセル群への書込
み動作を禁止できるようにしたものである。このフラッ
グの内容は、外部から読み出せるようにしてもよい。プ
ログラムセル群に書換え可能な不揮発性メモリセルを用
いたＦＰＬＡあるいはＰＬＡ、ＰＡＬでは、このフラッ
グの解除は、プログラムセル群のプログラムデータの消
去と同一にしか解除できないようにしたものである。
ラムセル群とは別個にフラッグを設け、このフラッグを
プログラムすることにより、プログラムセル群への書込
み動作を禁止できるようにしたものである。このフラッ
グの内容は、外部から読み出せるようにしてもよい。プ
ログラムセル群に書換え可能な不揮発性メモリセルを用
いたＦＰＬＡあるいはＰＬＡ、ＰＡＬでは、このフラッ
グの解除は、プログラムセル群のプログラムデータの消
去と同一にしか解除できないようにしたものである。
（実施例）
以下図面を参照して本発明の実施例を詳細に説明する。
即ち、第１図は本発明をＰＡＬに用いた場合の一実施例
を示すためのブロック図である。第１図において、２０
は所定の論理回路を実現するためにプログラム可能なプ
ログラムセル群であり。
を示すためのブロック図である。第１図において、２０
は所定の論理回路を実現するためにプログラム可能なプ
ログラムセル群であり。
本実施例では紫外線消去可能 ＲＯＭ（ＥＰＲＯＭ）で
構成されている。通常の使用モードでは、プログラムセ
ル群２０は、プログラムされた。
構成されている。通常の使用モードでは、プログラムセ
ル群２０は、プログラムされた。
ＥＰ ＲＯＭ１１が導通状態か非導通状態かによって
、外部からの入力１１〜［ｎ９に応じて論理の一致した
積項１７が論理“１”となるＡＮＤ回路を構成している
。またその積項線７はプログラムゲート１２を通じてセ
ンスアンプ１３に接続され積項線７の論理を確実なもの
としており、このセンスアンプ１３のそれぞれの出力は
、１４のＯＲ回路に入力されており、入力１１〜Ｉｎ９
の入力に対してＡＮＤ−ＯＲ回路を構成するようになっ
ている。また０ＲＤＯ路１４の出力には、出力イネーブ
ル信号１５によって制御可能な出力ドライバー１６が付
加されている。なおこのモードになるためには、リード
イネーブル信号１０が論理“０″となっており、この状
態でプログラムゲート１２は導通状態となり、入力ドラ
イバー２１はアクティブになる。そして積項線７．入力
纏８に接続されたプログラミング回路４の出力は非導通
状態になっている。
、外部からの入力１１〜［ｎ９に応じて論理の一致した
積項１７が論理“１”となるＡＮＤ回路を構成している
。またその積項線７はプログラムゲート１２を通じてセ
ンスアンプ１３に接続され積項線７の論理を確実なもの
としており、このセンスアンプ１３のそれぞれの出力は
、１４のＯＲ回路に入力されており、入力１１〜Ｉｎ９
の入力に対してＡＮＤ−ＯＲ回路を構成するようになっ
ている。また０ＲＤＯ路１４の出力には、出力イネーブ
ル信号１５によって制御可能な出力ドライバー１６が付
加されている。なおこのモードになるためには、リード
イネーブル信号１０が論理“０″となっており、この状
態でプログラムゲート１２は導通状態となり、入力ドラ
イバー２１はアクティブになる。そして積項線７．入力
纏８に接続されたプログラミング回路４の出力は非導通
状態になっている。
プログラムセル群２０内のＥＰ ＲＯＭ１１をプログ
ラムするには、プログラミング回路４をアクティブにす
ることによりなされる。このプログラミングモードでは
１通常の使用モードとは逆にリードイネーブル信号１０
が論理“１″となり。
ラムするには、プログラミング回路４をアクティブにす
ることによりなされる。このプログラミングモードでは
１通常の使用モードとは逆にリードイネーブル信号１０
が論理“１″となり。
積項線７に接続されたプログラムゲート１２が非導通状
態になりＯＲ回路１４とは切離され、また入力線８と接
続された入力ドライバー２１の出力は非導通状態となる
。プログラムセル群２０内のＥＰ ＲＯＭ１１をプロ
グラムするプログラミング回路４をアクティブにするに
は、１９の書込みアクティブ信号を論理“１″にするこ
とによりなされる。書込みモードに入ると書込み信号３
が論理“１″になるようになっているが、書込み信号３
と書込みアクティブ信号１９の間にはＡＮＤ回路１８が
接続されておりフラッグ２のフラッグ出力１７が論理“
１″でなければ、Ｉ込み信号３が論理“１″になっても
書込みアクティブ信号１９が“０”のままであり書込み
は禁止されるようになっている。フラッグ２の出力１７
は、非プログラム時には、フラッグ２を構成するＥＰ
ＲＯＭが導通状態になっており論理“１”が出力され
るようになっている。ところがフラッグ書込み信号１を
論理“１″にすることによってフラッグ２を構成するＥ
Ｐ ＲＯＭを書込み非導通状態にし。
態になりＯＲ回路１４とは切離され、また入力線８と接
続された入力ドライバー２１の出力は非導通状態となる
。プログラムセル群２０内のＥＰ ＲＯＭ１１をプロ
グラムするプログラミング回路４をアクティブにするに
は、１９の書込みアクティブ信号を論理“１″にするこ
とによりなされる。書込みモードに入ると書込み信号３
が論理“１″になるようになっているが、書込み信号３
と書込みアクティブ信号１９の間にはＡＮＤ回路１８が
接続されておりフラッグ２のフラッグ出力１７が論理“
１″でなければ、Ｉ込み信号３が論理“１″になっても
書込みアクティブ信号１９が“０”のままであり書込み
は禁止されるようになっている。フラッグ２の出力１７
は、非プログラム時には、フラッグ２を構成するＥＰ
ＲＯＭが導通状態になっており論理“１”が出力され
るようになっている。ところがフラッグ書込み信号１を
論理“１″にすることによってフラッグ２を構成するＥ
Ｐ ＲＯＭを書込み非導通状態にし。
フラッグ出力１７は論理“Ｏ”となる。このため。
フラッグ２を構成するＥＰ ＲＯＭを書込み非導通状
態にすることによりフラッグ出力１７は、論理“０”と
なり、書込み信号３が論理“１”になっても書込みアク
ティブ信号１９は論理“０”であり書込みは禁止される
。また、フラッグ２の出力１７は図示してないが外部か
ら論理状態を見られる様になっている。このようにして
、フラッグ２を構成するＥＦ ＲＯＭをプログラムす
ることにより書込み動作を禁止できるようになっている
。
態にすることによりフラッグ出力１７は、論理“０”と
なり、書込み信号３が論理“１”になっても書込みアク
ティブ信号１９は論理“０”であり書込みは禁止される
。また、フラッグ２の出力１７は図示してないが外部か
ら論理状態を見られる様になっている。このようにして
、フラッグ２を構成するＥＦ ＲＯＭをプログラムす
ることにより書込み動作を禁止できるようになっている
。
従って、一度塵込みを終了したＰＬＤのフラ＝ッグ２を
プログラムすることにより新たな書き込みを禁止でき、
誤って書込み動作を行おうとしても書込み動作は行なわ
れず、プログラムセル群にプログラムされたデータは保
存され、再び紫外線によって消去して新たに書き込む手
簡はなくなる。また、このフラッグ２の出力１７を外部
から論理値を識別できるようになっているため、書き込
みを終了したデバイスかどうかわからなくなったとして
も、このフラッグ２の内容を見ることにより簡単に識別
できるようになる。このフラッグ２の解除は、プログラ
ムセル群２０にプログラムされたデータの消去と同時に
する以外に方法はないようになっている。
プログラムすることにより新たな書き込みを禁止でき、
誤って書込み動作を行おうとしても書込み動作は行なわ
れず、プログラムセル群にプログラムされたデータは保
存され、再び紫外線によって消去して新たに書き込む手
簡はなくなる。また、このフラッグ２の出力１７を外部
から論理値を識別できるようになっているため、書き込
みを終了したデバイスかどうかわからなくなったとして
も、このフラッグ２の内容を見ることにより簡単に識別
できるようになる。このフラッグ２の解除は、プログラ
ムセル群２０にプログラムされたデータの消去と同時に
する以外に方法はないようになっている。
尚、上記フラッグ２がプログラムセル群２０と同じ紫外
線消去あるいは電気的消去可能型不揮発性メモリセル（
ＥＰ ＲＯＭあるいは ＥＥＰＲＯＭ）からなり、プ
ログラムセル群２０と同一基板上に形成されてもよい。
線消去あるいは電気的消去可能型不揮発性メモリセル（
ＥＰ ＲＯＭあるいは ＥＥＰＲＯＭ）からなり、プ
ログラムセル群２０と同一基板上に形成されてもよい。
又、フラッグ２の内容が外部端子から読み出せるように
してもよい。
してもよい。
［発明の効果］
以上述べたように本発明によれば、経済的で。
かつ不揮発性メモリセルを用いたＦ’ＰＬＡあるいはＰ
ＬＡ、ＰＡＬにおいては、信頼性の＾いＰＬＤを提供す
ることが可能となる。
ＬＡ、ＰＡＬにおいては、信頼性の＾いＰＬＤを提供す
ることが可能となる。
第１図は本発明の一実施例を示す回路図である。
２・・・フラッグ、４・・・プログラミング回路、７・
・・積項線、８・・・入力線、１１・・・ＥＰ ＲＯ
Ｍ。 １２・・・プログラムゲート、１３・・・センスアンプ
３１４・・・ＯＲ回路、１５・・・出力イネーブル信号
。 １６・・・出力ドライバー、１８・・・ＡＮＤ回路。 ２０・・・プログラムセル群、２１・・・入力ドライバ
ー。
・・積項線、８・・・入力線、１１・・・ＥＰ ＲＯ
Ｍ。 １２・・・プログラムゲート、１３・・・センスアンプ
３１４・・・ＯＲ回路、１５・・・出力イネーブル信号
。 １６・・・出力ドライバー、１８・・・ＡＮＤ回路。 ２０・・・プログラムセル群、２１・・・入力ドライバ
ー。
Claims (3)
- （１）フィールド・プログラマブル・ロジックアレイあ
るいはプログラマブル・ロジックアレイ、プログラマブ
ル・アレイ・ロジックの所定の論理回路を実現するため
のプログラム可能なプログラムセル群と、このプログラ
ムセル群とは別個に設けられたフラッグと、このフラッ
グが導通状態にあるか非導通状態にあるかによって前記
プログラムセル群への書込み動作を制御する装置とを具
備することを特徴とするプログラマブル・ロジック・デ
バイス。 - （２）フラッグがプログラムセル群と同じ紫外線消去あ
るいは電気的消去可能型不揮発性メモリセルからなり、
プログラムセル群とは同一基板上に形成されたことを特
徴とする特許請求の範囲第１項記載のプログラマブル・
ロジック・デバイス。 - （３）フラッグの内容が外部端子から読み出せるように
したことを特徴とする特許請求の範囲第１項又は第２項
記載のプログラマブル・ロジック・デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7620587A JPS63245016A (ja) | 1987-03-31 | 1987-03-31 | プログラマブル・ロジツク・デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7620587A JPS63245016A (ja) | 1987-03-31 | 1987-03-31 | プログラマブル・ロジツク・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245016A true JPS63245016A (ja) | 1988-10-12 |
Family
ID=13598657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7620587A Pending JPS63245016A (ja) | 1987-03-31 | 1987-03-31 | プログラマブル・ロジツク・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245016A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03500117A (ja) * | 1988-02-01 | 1991-01-10 | モトローラ・インコーポレーテッド | 電子的に再定義可能なアルゴリズムを備えた暗号化方法および装置 |
| JPH03160747A (ja) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | 半導体集積回路装置の論理プログラム方法 |
| EP0609893A3 (en) * | 1993-02-05 | 1995-11-02 | Toshiba Kk | Nonvolatile semiconductor memory device using a command control system. |
| WO1997050177A1 (en) * | 1996-06-26 | 1997-12-31 | Xilinx, Inc. | Circuit for partially reprogramming an operational programmable logic device |
| US5844422A (en) * | 1996-11-13 | 1998-12-01 | Xilinx, Inc. | State saving and restoration in reprogrammable FPGAs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
-
1987
- 1987-03-31 JP JP7620587A patent/JPS63245016A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03500117A (ja) * | 1988-02-01 | 1991-01-10 | モトローラ・インコーポレーテッド | 電子的に再定義可能なアルゴリズムを備えた暗号化方法および装置 |
| JPH03160747A (ja) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | 半導体集積回路装置の論理プログラム方法 |
| EP0609893A3 (en) * | 1993-02-05 | 1995-11-02 | Toshiba Kk | Nonvolatile semiconductor memory device using a command control system. |
| WO1997050177A1 (en) * | 1996-06-26 | 1997-12-31 | Xilinx, Inc. | Circuit for partially reprogramming an operational programmable logic device |
| US5844422A (en) * | 1996-11-13 | 1998-12-01 | Xilinx, Inc. | State saving and restoration in reprogrammable FPGAs |
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