JPH02230597A - 半導体記憶装置のセンスアップ - Google Patents
半導体記憶装置のセンスアップInfo
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- JPH02230597A JPH02230597A JP1214447A JP21444789A JPH02230597A JP H02230597 A JPH02230597 A JP H02230597A JP 1214447 A JP1214447 A JP 1214447A JP 21444789 A JP21444789 A JP 21444789A JP H02230597 A JPH02230597 A JP H02230597A
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- transistor
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体記憶装置、特にＭＯＳ型のメモリセル
を有する半導体記憶装置に用いる出力取出し用のいわゆ
るセンスアンプに関する。
を有する半導体記憶装置に用いる出力取出し用のいわゆ
るセンスアンプに関する。
（従来の技術）
第８図は従来のセンスアンプとその周辺回路を示した回
路図である。この回路は、高速のＭＯＳ型半導体記憶装
置において広く採用されているもので、最もパフォーマ
ンスが良いとされているＣＭＯＳ回路を採用している。
路図である。この回路は、高速のＭＯＳ型半導体記憶装
置において広く採用されているもので、最もパフォーマ
ンスが良いとされているＣＭＯＳ回路を採用している。
１はメモリセル、２はセンスアンプ、３，４はビット線
、Ｗはワド線をそれぞれ示す。ＭＯＳ＋−ランジスタ５
，６７，ＩＣＮＩそれぞれプリチャージ実行用のスイッ
チ、データ取り出し用の１・ランスファゲ−１・、メモ
リセル、及び定電流源を構成している。また、８，９は
それそれビットライン３，４に結合されるビットライン
容量である。
、Ｗはワド線をそれぞれ示す。ＭＯＳ＋−ランジスタ５
，６７，ＩＣＮＩそれぞれプリチャージ実行用のスイッ
チ、データ取り出し用の１・ランスファゲ−１・、メモ
リセル、及び定電流源を構成している。また、８，９は
それそれビットライン３，４に結合されるビットライン
容量である。
このような回路において、センスアンプ２の高速化のた
めにはプリチャージ用のトランジスタ５、ｌ・ランスフ
ァゲート用１・ランジスタ６、及びメモリセル用１・ラ
ンジスタ７の・」゛法を最適化し、ビッ１・線３，４の
電位差をハイレベル゛］′゛側とロレベル“′０”側と
てできるたけ小さくする必要がある。
めにはプリチャージ用のトランジスタ５、ｌ・ランスフ
ァゲート用１・ランジスタ６、及びメモリセル用１・ラ
ンジスタ７の・」゛法を最適化し、ビッ１・線３，４の
電位差をハイレベル゛］′゛側とロレベル“′０”側と
てできるたけ小さくする必要がある。
この場合、一般にビッ１・線３又は４の電位か△Ｖたけ
変化するのに必要な時間ｔはビッ１・線容量８，９をＣ
Ｂ区して、 ｔ−Ｃ ＢＬ・△Ｖ／Ｉ・・・・・・・・・・・・・・
・ ・・ （１）と表わされる。ここで、■はビット線
３，４に流れる電流である。
変化するのに必要な時間ｔはビッ１・線容量８，９をＣ
Ｂ区して、 ｔ−Ｃ ＢＬ・△Ｖ／Ｉ・・・・・・・・・・・・・・
・ ・・ （１）と表わされる。ここで、■はビット線
３，４に流れる電流である。
（１）式によれば、高速化のためには、■を大きく、Ｃ
ＢＬおよび△Ｖを小さくすれば良い。しかし、メモリセ
ル用Ｉ・ランジスタ７の・４法、特に幅Ｗはできるだけ
小さくしなければならないため、ビッｌ・線３，４に流
れる電流■は小さくなってしまう。また、高集積化のた
めに１・ランスファケ１・用トランジスタ６を多数接続
する場劇には、そのドレインと基板との間に形成される
接合容量によるビッ１・線容量８，９が増加する。
ＢＬおよび△Ｖを小さくすれば良い。しかし、メモリセ
ル用Ｉ・ランジスタ７の・４法、特に幅Ｗはできるだけ
小さくしなければならないため、ビッｌ・線３，４に流
れる電流■は小さくなってしまう。また、高集積化のた
めに１・ランスファケ１・用トランジスタ６を多数接続
する場劇には、そのドレインと基板との間に形成される
接合容量によるビッ１・線容量８，９が増加する。
従って、（１）式に基づいて時間ｔを小さくするために
はビット線の変化電圧△Ｖを小さくし、ビット線３，４
の遷移時間（回復時間）を小さくする以外に方法がない
。
はビット線の変化電圧△Ｖを小さくし、ビット線３，４
の遷移時間（回復時間）を小さくする以外に方法がない
。
しかし、第８図に示した構成では、ビット線３４の電圧
をセンスアンプ２のＮチャネルのＭＯＳ型トランジスタ
のゲートで受けているため、遷移電圧△Ｖを大きく取る
必要があった。すなわち、ＭＯＳ型トランジスタの相互
コンダクタンスｇＩｌｌを大きくしようとすると、その
寸法が大きくなってしまうため、集積度を上げるために
はこれを低く押えざるをえず、必然的に遷移電圧△Ｖを
大きくせざるを得ない。従って、従来のセンスアンプで
は微小電流を検出することが極めて難かしいという欠点
を有していた。しかも、ビット線３，４の電位は電源電
圧ＶＤＤ付近で変化するよう構成されているため、セン
スアンプ２の最も感度の良いスレシュホールド電圧■１
ｈ付近からは大幅に外れて動作しているという問題もあ
った。
をセンスアンプ２のＮチャネルのＭＯＳ型トランジスタ
のゲートで受けているため、遷移電圧△Ｖを大きく取る
必要があった。すなわち、ＭＯＳ型トランジスタの相互
コンダクタンスｇＩｌｌを大きくしようとすると、その
寸法が大きくなってしまうため、集積度を上げるために
はこれを低く押えざるをえず、必然的に遷移電圧△Ｖを
大きくせざるを得ない。従って、従来のセンスアンプで
は微小電流を検出することが極めて難かしいという欠点
を有していた。しかも、ビット線３，４の電位は電源電
圧ＶＤＤ付近で変化するよう構成されているため、セン
スアンプ２の最も感度の良いスレシュホールド電圧■１
ｈ付近からは大幅に外れて動作しているという問題もあ
った。
この様な欠点を解決するために、定電流源用のトランジ
スタ１０のコンダクダンスを抑えたり、センスアンプ用
トランジスタの負荷にＰチャネルｌ・ランジスタを採用
する等の手段を講じていた。
スタ１０のコンダクダンスを抑えたり、センスアンプ用
トランジスタの負荷にＰチャネルｌ・ランジスタを採用
する等の手段を講じていた。
しかし、前者の対策はセンス用トランジスタのドレイン
電流を減少させることになり、一方後省の対策は特性的
に劣るＰチャネルＭＯＳトランジスタをＮチャネルＭＯ
Ｓトランジスタの代りに使用することになるので、高速
動作に関して問題かあった。
電流を減少させることになり、一方後省の対策は特性的
に劣るＰチャネルＭＯＳトランジスタをＮチャネルＭＯ
Ｓトランジスタの代りに使用することになるので、高速
動作に関して問題かあった。
この発明は、このような従来の問題を解決するためにな
されたもので、高速のセンスアンプを提供することを目
的とする。
されたもので、高速のセンスアンプを提供することを目
的とする。
（課題を解決するための手段）
この発明によれば、ＭＯＳ＋−ランジスタで構成された
メモリセルに接続された相補的なビッ１・線対に、選択
されたメモリセルの情報が現われるようにした半導体記
憶装置に用いられるセンスアンプにおいて、相補的なビ
ッ１・線χ・１にそれぞれへ−スが接続され、エミッタ
が共通接続されて電流源に接続された一対のバイポーラ
トランジスタを備え、一対のバイボーラトランジスタの
各コレクタ端子からビッ１・線対の電位差に対応する増
幅信号を得るようにしたことを特徴としている。
メモリセルに接続された相補的なビッ１・線対に、選択
されたメモリセルの情報が現われるようにした半導体記
憶装置に用いられるセンスアンプにおいて、相補的なビ
ッ１・線χ・１にそれぞれへ−スが接続され、エミッタ
が共通接続されて電流源に接続された一対のバイポーラ
トランジスタを備え、一対のバイボーラトランジスタの
各コレクタ端子からビッ１・線対の電位差に対応する増
幅信号を得るようにしたことを特徴としている。
バイポーラトランジスタは一導電型の半導体基板内に形
成した逆導電型ウェルをコレクタとするよう形成される
と良い。
成した逆導電型ウェルをコレクタとするよう形成される
と良い。
一対のバイポーラトランジスタのコレクタは、複数のビ
ット線対の対応する側が相互接続されてさらに共通の負
荷が接続されることが望ましく、この場合、一対のバイ
ポーラトランジスタのコレクタにゲートが共通接続され
２つのトランスファゲートが接続され、その出力側が共
通の能動負荷に接続されることが望ましい。
ット線対の対応する側が相互接続されてさらに共通の負
荷が接続されることが望ましく、この場合、一対のバイ
ポーラトランジスタのコレクタにゲートが共通接続され
２つのトランスファゲートが接続され、その出力側が共
通の能動負荷に接続されることが望ましい。
（作 用）
電圧検出に使用するトランジスタはエミッタ共通接続さ
れたバイポーラ１・ランジスタが用いられ、そのビッ１
・線をベースに接続し、コレクタから電位差の増幅され
た信号を取り出すようにしているので、ビット線の電圧
差が微小な場合でもその変化を高速に検出し、しかも高
増幅度で出力することができる。
れたバイポーラ１・ランジスタが用いられ、そのビッ１
・線をベースに接続し、コレクタから電位差の増幅され
た信号を取り出すようにしているので、ビット線の電圧
差が微小な場合でもその変化を高速に検出し、しかも高
増幅度で出力することができる。
（実施例）
以下、添イ」図面に従ってこの発明の実施例を説明する
。
。
また、第１図はこの発明の一実施例にかかるセンスアン
プを示す回路図であって、エミッタが共通接続されたバ
イポーラＮＰＮトランジスタ１５、１５′を用いてセン
スアンプを構成したものである。この場合、各ビット線
の電位差△Ｖを各々のべ−スに受けるように構成してい
る。
プを示す回路図であって、エミッタが共通接続されたバ
イポーラＮＰＮトランジスタ１５、１５′を用いてセン
スアンプを構成したものである。この場合、各ビット線
の電位差△Ｖを各々のべ−スに受けるように構成してい
る。
ここで、高電位側のビット線に流れる電流をＩＨとし、
低電位側のビット線に流れる電流をＩＬとした場合に、
その比は、 ｑ ？表わされる。従って、例えば■−２５ｍＶ，ｑ ΔＶ＝０，４ＶとすればＩ ／Ｉ −１０７となＨ
Ｌ る。
低電位側のビット線に流れる電流をＩＬとした場合に、
その比は、 ｑ ？表わされる。従って、例えば■−２５ｍＶ，ｑ ΔＶ＝０，４ＶとすればＩ ／Ｉ −１０７となＨ
Ｌ る。
また、負荷抵抗Ｒを介して取出される出力電圧ＶＯ｝Ｉ
”ＯＬの差は、 Ｖｏｎ ＶＯＬ＝Ｒ（ＩＨ ＩＬ） ＲＩＨ Ｒ
ｌ ”””（３）となる。
”ＯＬの差は、 Ｖｏｎ ＶＯＬ＝Ｒ（ＩＨ ＩＬ） ＲＩＨ Ｒ
ｌ ”””（３）となる。
以上から分かる様に、ビット線の電位差を関知するため
にバイポーラトランジスタを用いると、そのコレクタ電
流の電流差から極めて感度良くレベル変化を検出するこ
とができる。
にバイポーラトランジスタを用いると、そのコレクタ電
流の電流差から極めて感度良くレベル変化を検出するこ
とができる。
この実施例では定電流源を構成するＮＰＮトランジスタ
１１のコレクタを前述したエミッタ共通接続点に接続し
、エミッタを抵抗１２を介して接地し、ベースには制御
電圧Ｖ。ＣＢを与えるようにしている。
１１のコレクタを前述したエミッタ共通接続点に接続し
、エミッタを抵抗１２を介して接地し、ベースには制御
電圧Ｖ。ＣＢを与えるようにしている。
また、トランジスタ１５、１５′の負萄としては抵抗Ｒ
を用いている。
を用いている。
第２図はこの発明の他の実施例を示す回路図であり、エ
ミッタ共通接続型のバイポーラＮＰＮトランジスタ１５
．１５’のベースをそれぞれビッ一 ８ 一 ト線３，４に接続してビット線電位差ΔＶを検出するよ
うに構成されている。また、エミッタ共通接続点に対し
て定電流を供給する定電流源を構成するトランジスタと
してＮチャネルＭＯＳ＋−ランジスタ１４が用いられ、
トランジスタ１５．１５′の負荷としてゲートが共通接
続されたＰチャネルＭＯＳトランジスタ１３．１３’が
トランジスタ１５．１５”のコレクタに接続されている
。
ミッタ共通接続型のバイポーラＮＰＮトランジスタ１５
．１５’のベースをそれぞれビッ一 ８ 一 ト線３，４に接続してビット線電位差ΔＶを検出するよ
うに構成されている。また、エミッタ共通接続点に対し
て定電流を供給する定電流源を構成するトランジスタと
してＮチャネルＭＯＳ＋−ランジスタ１４が用いられ、
トランジスタ１５．１５′の負荷としてゲートが共通接
続されたＰチャネルＭＯＳトランジスタ１３．１３’が
トランジスタ１５．１５”のコレクタに接続されている
。
このように負荷や定電流源にＭＯＳトランジスタを用い
たのは占有面積が低いにもかかわらずその内部インピー
ダンスが高いという利点を利用したためである。
たのは占有面積が低いにもかかわらずその内部インピー
ダンスが高いという利点を利用したためである。
第２図に示した実施例では、ＭＯＳトランジスタは負荷
にはＰチャネル型を、定電流源にはＮチャネル型をそれ
ぞれ用いているが、バイアス方向さえ考慮すればそれぞ
れ逆導電型のＭＯＳトランジスタを採用することができ
るのはいうまでもない。ただし、負荷に用いるＭＯＳト
ランジスタは遷移電圧ＶＬ１１による電圧降下を少なく
するためＰチャネルＭＯＳトランジスタを用いるのが望
ましい。
にはＰチャネル型を、定電流源にはＮチャネル型をそれ
ぞれ用いているが、バイアス方向さえ考慮すればそれぞ
れ逆導電型のＭＯＳトランジスタを採用することができ
るのはいうまでもない。ただし、負荷に用いるＭＯＳト
ランジスタは遷移電圧ＶＬ１１による電圧降下を少なく
するためＰチャネルＭＯＳトランジスタを用いるのが望
ましい。
次に、この実施例の動作について説明する。
一般に、ＭＯＳトランジスタのゲー１・・ソース間電圧
Ｖ。８を一定として、トルイン電流■Ｉ）とドレイン・
ソース間電圧ＶＤｓの関係は第３図で示す様である。こ
こで、飽和ドレイン電流ＩＤ のｍａＸ 値は概略的に、 ここで、ハイポーラトランジスタは飽和領域で使用する
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５．１５’ を非飽和の状態で使用する必要があり、
このためにはコレクタ電位がベース電位より極端に降ド
しないように設計する必要がある。
Ｖ。８を一定として、トルイン電流■Ｉ）とドレイン・
ソース間電圧ＶＤｓの関係は第３図で示す様である。こ
こで、飽和ドレイン電流ＩＤ のｍａＸ 値は概略的に、 ここで、ハイポーラトランジスタは飽和領域で使用する
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５．１５’ を非飽和の状態で使用する必要があり、
このためにはコレクタ電位がベース電位より極端に降ド
しないように設計する必要がある。
従って、負荷のＭＯＳトランジスタ１３１３′は、第３
図に示した非飽和領域すなわち線形領域で動作させる必
要かある。すなわち、動作点をＡ点ではなくＢ点｛１近
に設定する必要がある。
図に示した非飽和領域すなわち線形領域で動作させる必
要かある。すなわち、動作点をＡ点ではなくＢ点｛１近
に設定する必要がある。
そこで、定電流源を構成するＭＯＳ＋−ランジスタ１−
４の飽和ドレイン電流を負荷ＭＯＳ＋・ランジスタ１３
．１３’ の飽和ドレイン電流より低く選ぶことか高速
化の条件となる。
４の飽和ドレイン電流を負荷ＭＯＳ＋・ランジスタ１３
．１３’ の飽和ドレイン電流より低く選ぶことか高速
化の条件となる。
この関係を式で表わすと、負荷ＭＯＳ＋−ランジスタ１
：３．１３’のβの値をβＬ ’定電流源用のＭＯＳト
ランジスター４のβの値をβ。とじて、βＬ （ＶＧＳ
， Ｌ−ｖｔｈ， Ｌ）”βＣ （ｖＧＳ， Ｃ ’ｔ
ｈ， Ｃ）２の関係が成立するようにする。たたし、Ｖ
ＧＳ， Ｌ及びＶ。８，ｃはそれぞれトランジスタ１
３１３′及びトランジスター４のゲー１・・ソース間電
圧、■ 及びＶ はそれぞれスレシュｔｈ，Ｌ
ｔｈ，Ｃ ホールド電圧である。
：３．１３’のβの値をβＬ ’定電流源用のＭＯＳト
ランジスター４のβの値をβ。とじて、βＬ （ＶＧＳ
， Ｌ−ｖｔｈ， Ｌ）”βＣ （ｖＧＳ， Ｃ ’ｔ
ｈ， Ｃ）２の関係が成立するようにする。たたし、Ｖ
ＧＳ， Ｌ及びＶ。８，ｃはそれぞれトランジスタ１
３１３′及びトランジスター４のゲー１・・ソース間電
圧、■ 及びＶ はそれぞれスレシュｔｈ，Ｌ
ｔｈ，Ｃ ホールド電圧である。
尚、ここで、ｖ ＝ｙ
ＧＳ， Ｌ ＧＳ， Ｃ＝ＶＩ）Ｄ’ Ｖｔｌ＋Ｌ
ｔｈ，ＣとすれＣｆ１ 一Ｖ βＩ７・〉βＣ ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・（６）となる。
ｔｈ，ＣとすれＣｆ１ 一Ｖ βＩ７・〉βＣ ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・（６）となる。
これは、負荷ＭＯＳ＋−ランジスタ１３，１３′の相互
コンダクタンスｇｍｌ、を定電流源用１・］］ ランジスタ］４の相互コンダクタンスｇ より人ｍＣ きく設定しなければならないことを意味する。
コンダクタンスｇｍｌ、を定電流源用１・］］ ランジスタ］４の相互コンダクタンスｇ より人ｍＣ きく設定しなければならないことを意味する。
ただし、相互コンダクタンスｇ を余り小さくｍＣ
するとトランジスタ１５．１５’ のコレクタから取出
される出力電圧の振幅を大きくとることができなくなる
ので適当な値を選ぶ必要がある。
される出力電圧の振幅を大きくとることができなくなる
ので適当な値を選ぶ必要がある。
第４図は、以上の様なセンスアンプ（たたし、ｇｍＬ／
ｇｍｏ＝４とした）の入力電圧を変化させた場合の出力
電圧の変化を過渡解析シミュレーションにより求めた特
性図である。同図（ａ）はこの発明による出力電圧の波
形図、同図（ｂ）は第８図に示す従来のセンスアンプの
出力電圧波形図、同図（ｃ）は入力電圧の変化を示す波
形図である。
ｇｍｏ＝４とした）の入力電圧を変化させた場合の出力
電圧の変化を過渡解析シミュレーションにより求めた特
性図である。同図（ａ）はこの発明による出力電圧の波
形図、同図（ｂ）は第８図に示す従来のセンスアンプの
出力電圧波形図、同図（ｃ）は入力電圧の変化を示す波
形図である。
これらから明らかな様に、この発明によるセンスアンプ
ではビット線の増幅度及び応答速度が大幅に改善される
ことか分かる。
ではビット線の増幅度及び応答速度が大幅に改善される
ことか分かる。
第５図はこの発明の第３の実施例を示すものである。こ
の実施例によれば、ビット線の電圧検出用のトランジス
タ１５．１５’をそれそれ２つのＰＮＰ トランジスタ
をダーリントン接続したちのにより構成している。
の実施例によれば、ビット線の電圧検出用のトランジス
タ１５．１５’をそれそれ２つのＰＮＰ トランジスタ
をダーリントン接続したちのにより構成している。
この様に、ダーリントン接続を用いた場合には、入力ベ
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降ド分Ｖ ｒたけＮＰＮ トランジスタの
飽和マージンか上がるため、出力電圧を大きく取れると
いう利点がある。
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降ド分Ｖ ｒたけＮＰＮ トランジスタの
飽和マージンか上がるため、出力電圧を大きく取れると
いう利点がある。
第６図は、第２図に示した実施例をＭＯＳ型半導体記憶
装置に適用した場合の回路図である。同図によれば、ビ
ット線３，４に対してＰチャネルＭＯＳ型のプリチャー
ジトランジスタ５ ５′か接続され、また、負荷ＭＯＳ
＋−ランジスタ１３，１３′はコラムデコーダ信号によ
り制御されるトランスファゲート２０を介してＮ Ｐ
Ｎ Ｉ−ランジスタのコレクタに接続されている。
装置に適用した場合の回路図である。同図によれば、ビ
ット線３，４に対してＰチャネルＭＯＳ型のプリチャー
ジトランジスタ５ ５′か接続され、また、負荷ＭＯＳ
＋−ランジスタ１３，１３′はコラムデコーダ信号によ
り制御されるトランスファゲート２０を介してＮ Ｐ
Ｎ Ｉ−ランジスタのコレクタに接続されている。
すなわち、第６図におけるメモリセルとセンスアンプの
構成は各列について、同じものが設けられ、各列のトラ
ンスファゲート対の対応する出力側は共通接続されて負
荷ＭＯＳトランジスタに接続されている。したがって、
コラムデコータ信号１ ス により選択された列のセンスアンプ出力のみが取出され
ることになる。
構成は各列について、同じものが設けられ、各列のトラ
ンスファゲート対の対応する出力側は共通接続されて負
荷ＭＯＳトランジスタに接続されている。したがって、
コラムデコータ信号１ ス により選択された列のセンスアンプ出力のみが取出され
ることになる。
更に、レベルシフトのためのＭＯＳ＋−ランジスタ１９
によりビット線３，４が比較的電源電圧ＶＤＤより低い
電圧で動作するようにしてある。このことにより、セン
スアンプの出力電圧差を人さくとることができ、センス
アンプから出力端１７までのゲート１６の段数を減らす
ことができるのでその分高速化が図れることとなる。
によりビット線３，４が比較的電源電圧ＶＤＤより低い
電圧で動作するようにしてある。このことにより、セン
スアンプの出力電圧差を人さくとることができ、センス
アンプから出力端１７までのゲート１６の段数を減らす
ことができるのでその分高速化が図れることとなる。
なお、以上の説明においてはビット線の検出用トランジ
スタ１５ １５’をＮＰＮ トランジスタとして構成
した場合について説明したが、ＰＮＰトランジスタとし
てもよいのはもちろんのことである。この場合、定電流
源用１・ランジスタ１４及び負荷ＭＯＳトランジスタ１
３．１３’ の極性を合わせる必要がある。
スタ１５ １５’をＮＰＮ トランジスタとして構成
した場合について説明したが、ＰＮＰトランジスタとし
てもよいのはもちろんのことである。この場合、定電流
源用１・ランジスタ１４及び負荷ＭＯＳトランジスタ１
３．１３’ の極性を合わせる必要がある。
第７図は、半導体集積回路によって第２図で示すセンス
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
同図によれば、Ｐ型シリコン基板２１内に、負荷１・ラ
ンジスタ１３、定電流源用１・ランジスタ１４、及び検
出用トランジスタ１５が形成されている。すなわち、負
荷トランジスタ１３はＮ型ウェル２２内にＰ型領域を形
成することでソースＳ及びドレインＤを形成し、また定
電流源用トランジスタ１４は基板２１の表面に直接ｎ型
領域を形成することでソースＳ及びドレインＤを形成し
、更に検出用トランジスタ１５はＮ型ウェル２３をコレ
クタＣとし、このウェル２３内のＰ型領域をベースＢに
、このＰ型領域内のＮ型領域をエミッタＥにするように
して形成する。
ンジスタ１３、定電流源用１・ランジスタ１４、及び検
出用トランジスタ１５が形成されている。すなわち、負
荷トランジスタ１３はＮ型ウェル２２内にＰ型領域を形
成することでソースＳ及びドレインＤを形成し、また定
電流源用トランジスタ１４は基板２１の表面に直接ｎ型
領域を形成することでソースＳ及びドレインＤを形成し
、更に検出用トランジスタ１５はＮ型ウェル２３をコレ
クタＣとし、このウェル２３内のＰ型領域をベースＢに
、このＰ型領域内のＮ型領域をエミッタＥにするように
して形成する。
この様な構成は周知のＣＭＯＳプロセスを採用すること
により比較的容易に形成し、がっ集積化できる。
により比較的容易に形成し、がっ集積化できる。
この発明は、以上の様に電圧検出に使用する１・ランジ
スタをエミッタ共通接続されたバイポーラトランジスタ
とし、ビッ１・線をベースに接続し、コレクタから電位
差の増幅された信号を取り出すようにしているので、ビ
ット線の電圧差が微小な場合でもその変化を高速に検出
し、しかも高増幅度で出力することができるような半導
体記憶装置のセンスアンプを提供することができる。
スタをエミッタ共通接続されたバイポーラトランジスタ
とし、ビッ１・線をベースに接続し、コレクタから電位
差の増幅された信号を取り出すようにしているので、ビ
ット線の電圧差が微小な場合でもその変化を高速に検出
し、しかも高増幅度で出力することができるような半導
体記憶装置のセンスアンプを提供することができる。
第１図はこの発明の一実施例にかかるセンスアンプの回
路図、第２図はこの発明の他の実施例を示す回路図、第
３図はＭＯＳトランジスタのドレイン・ソース間電圧と
ドレイン電流との関係を示したグラフ、第４図は入出力
電圧の変化を示す特性図、第５図はこの発明の第３の実
施例を示す回路図、第６図はこの発明の第２図に示した
センスアンプをＭＯＳ型記憶装置に適用した場合の回路
図、第７図は第２図の実施例の一部をシリコン基板内に
実現した場合の素子断面図、第８図は従来のセンスアン
プ及びその周辺回路を示す回路図である。 ３，４・・・ビット線、１３．１３’・・・負荷トラン
ジスタ、１４・・・定電流源用トランジスタ、１５，１
５′・・・検出用トランジスタ、１９．１９’ ・・・
レベルシフト用トランジスタ、２０・・・トランスファ
ゲート。
路図、第２図はこの発明の他の実施例を示す回路図、第
３図はＭＯＳトランジスタのドレイン・ソース間電圧と
ドレイン電流との関係を示したグラフ、第４図は入出力
電圧の変化を示す特性図、第５図はこの発明の第３の実
施例を示す回路図、第６図はこの発明の第２図に示した
センスアンプをＭＯＳ型記憶装置に適用した場合の回路
図、第７図は第２図の実施例の一部をシリコン基板内に
実現した場合の素子断面図、第８図は従来のセンスアン
プ及びその周辺回路を示す回路図である。 ３，４・・・ビット線、１３．１３’・・・負荷トラン
ジスタ、１４・・・定電流源用トランジスタ、１５，１
５′・・・検出用トランジスタ、１９．１９’ ・・・
レベルシフト用トランジスタ、２０・・・トランスファ
ゲート。
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタで構成されたメモリセルに接続
された相補的なビット線対に、選択されたメモリセルの
情報が現われるようにした半導体記憶装置に用いられる
センスアンプにおいて、前記相補的なビット線対にそれ
ぞれベースが接続され、エミッタが共通接続されて電流
源に接続された一対のバイポーラトランジスタを備え、
前記一対のバイポーラトランジスタの各コレクタ端子か
ら前記ビット線対の電位差に対応する増幅信号を得るよ
うにしたことを特徴とする半導体記憶装置のセンスアン
プ。 ２、特許請求の範囲第１項記載のセンスアンプにおいて
、前記バイポーラトランジスタは一導電型の半導体基板
内に形成した逆導電型ウェルをコレクタとするようにし
て成る半導体記憶装置のセンスアンプ。 ３、特許請求の範囲第１項記載のセンスアンプにおいて
、前記一対のバイポーラトランジスタのコレクタは、複
数のビット線対の対応する側が選択可能な状態で相互接
続されてさらに共通の負荷が接続されたことを特徴とす
る半導体記憶装置のセンスアンプ。 ４、特許請求の範囲第３項記載のセンスアンプにおいて
、前記一対のバイポーラトランジスタのコレクタにゲー
トが共通接続されて選択信号により信号伝達を可能とす
る２つのトランスファゲートが接続され、その出力側が
前記共通の能動負荷に接続されたことを特徴とする半導
体記憶装置のセンスアンプ。 ５、特許請求の範囲第４項記載のセンスアンプにおいて
、前記共通の負荷がＭＯＳトランジスタでなることを特
徴とする半導体記憶装置のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214447A JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214447A JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144235A Division JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230597A true JPH02230597A (ja) | 1990-09-12 |
| JPH0740434B2 JPH0740434B2 (ja) | 1995-05-01 |
Family
ID=16655917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214447A Expired - Lifetime JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740434B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04353698A (ja) * | 1991-05-31 | 1992-12-08 | Hitachi Ltd | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
-
1989
- 1989-08-21 JP JP1214447A patent/JPH0740434B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04353698A (ja) * | 1991-05-31 | 1992-12-08 | Hitachi Ltd | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740434B2 (ja) | 1995-05-01 |
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