JPH0740434B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0740434B2 JPH0740434B2 JP1214447A JP21444789A JPH0740434B2 JP H0740434 B2 JPH0740434 B2 JP H0740434B2 JP 1214447 A JP1214447 A JP 1214447A JP 21444789 A JP21444789 A JP 21444789A JP H0740434 B2 JPH0740434 B2 JP H0740434B2
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- transistors
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は半導体記憶装置、特にMOS型のメモリセルを
有する半導体記憶装置に関する。
有する半導体記憶装置に関する。
（従来の技術） 第５図は従来の半導体記憶装置の要部を示した回路図で
ある。この回路は、高速のMOS型半導体記憶装置におい
て広く採用されているものであり、最もパフォーマンス
が良いとされているCMOS回路を採用している。同図にお
いて、１はメモリセル、２はセンスアンプ、3,4はビッ
ト線、Ｗはワード線をそれぞれ示す。MOSトランジスタ
5,6,7,10はそれぞれプリチャージ実行用のスイッチ、デ
ータ取り出し用のトランスフアゲート、メモリセル、及
び定電流源を構成している。また、8,9はそれぞれビッ
トライン3,4に結合されるビットライン容量である。
ある。この回路は、高速のMOS型半導体記憶装置におい
て広く採用されているものであり、最もパフォーマンス
が良いとされているCMOS回路を採用している。同図にお
いて、１はメモリセル、２はセンスアンプ、3,4はビッ
ト線、Ｗはワード線をそれぞれ示す。MOSトランジスタ
5,6,7,10はそれぞれプリチャージ実行用のスイッチ、デ
ータ取り出し用のトランスフアゲート、メモリセル、及
び定電流源を構成している。また、8,9はそれぞれビッ
トライン3,4に結合されるビットライン容量である。
このような回路において、センスアンプ２の高速化のた
めにはプリチャージ用のトランジスタ５、トランスファ
ゲート用トランジスタ６及びメモリセル用トランジスタ
７の寸法を最適化し、ビット線3,4の電位差をハイレベ
ル“1"側とローレベル“0"側とでできるだけ小さくする
必要がある。
めにはプリチャージ用のトランジスタ５、トランスファ
ゲート用トランジスタ６及びメモリセル用トランジスタ
７の寸法を最適化し、ビット線3,4の電位差をハイレベ
ル“1"側とローレベル“0"側とでできるだけ小さくする
必要がある。
この場合、一般に、ビット線３又は４の電位が△Ｖだけ
変化するのに必要な時間ｔは、ビット線容量8,9をCBLと
して、 ｔ＝CBL・△V/I ・・・（１） と表わされる。ここで、Ｉはビット線3,4に流れる電流
である。
変化するのに必要な時間ｔは、ビット線容量8,9をCBLと
して、 ｔ＝CBL・△V/I ・・・（１） と表わされる。ここで、Ｉはビット線3,4に流れる電流
である。
（１）式によれば、高速化のためには、Ｉを大きく、C
BLおよび△Ｖを小さくすれば良い。しかし、メモリセル
用トランジスタ７の寸法、特に幅Ｗはできるだけ小さく
しなければならないため、ビット線3,4に流れる電流Ｉ
は小さくなってしまう。また、高集積化のためにトラン
スフアゲート用トランジスタ６を多数接続する場合に
は、そのドレインと基板との間に形成される接合容量に
よるビット線容量8,9が増加する。
BLおよび△Ｖを小さくすれば良い。しかし、メモリセル
用トランジスタ７の寸法、特に幅Ｗはできるだけ小さく
しなければならないため、ビット線3,4に流れる電流Ｉ
は小さくなってしまう。また、高集積化のためにトラン
スフアゲート用トランジスタ６を多数接続する場合に
は、そのドレインと基板との間に形成される接合容量に
よるビット線容量8,9が増加する。
従って、（１）式に基づいて時間ｔを小さくするために
はビット線の変化電圧△Ｖを小さくし、ビット線3,4の
遷移時間（回復時間）を小さくする以外に方法がない。
はビット線の変化電圧△Ｖを小さくし、ビット線3,4の
遷移時間（回復時間）を小さくする以外に方法がない。
しかし、第５図に示した構成では、ビット線3,4の電圧
をセンスアンプ２のＮチャネルのMOS型トランジスタの
ゲートで受けているため、遷移電圧△Ｖを大きく取る必
要があった。すなわち、MOS型トランジスタの相互コン
ダクタンスgmを大きくしようとすると、その寸法が大き
くなってしまうため、集積度を上げるためにはこれを低
く押えざるをえず、必然的に遷移電圧△Ｖを大きくせざ
るを得ない。従って、従来のセンスアンプでは微小電流
を検出することが極めて難かしいという欠点を有してい
た。しかも、ビット線3,4の電位は電源電圧VDD付近で変
化するよう構成されているため、センスアンプ２の最も
感度の良いスレシュホールド電圧Vth付近からは大幅に
外れて動作しているという問題もあった。
をセンスアンプ２のＮチャネルのMOS型トランジスタの
ゲートで受けているため、遷移電圧△Ｖを大きく取る必
要があった。すなわち、MOS型トランジスタの相互コン
ダクタンスgmを大きくしようとすると、その寸法が大き
くなってしまうため、集積度を上げるためにはこれを低
く押えざるをえず、必然的に遷移電圧△Ｖを大きくせざ
るを得ない。従って、従来のセンスアンプでは微小電流
を検出することが極めて難かしいという欠点を有してい
た。しかも、ビット線3,4の電位は電源電圧VDD付近で変
化するよう構成されているため、センスアンプ２の最も
感度の良いスレシュホールド電圧Vth付近からは大幅に
外れて動作しているという問題もあった。
この様な欠点を解決するために、定電流源用のトランジ
スタ10のコンダクタンスを抑えたり、センスアンプ用ト
ランジスタの負荷にＰチャネルトランジスタを採用する
等の手段を講じていた。しかし、前者の対策はセンス用
トランジスタのドレイン電流を減少させることになり、
一方後者の対策は特性的に劣るＰチャネルMOSトランジ
スタをＮチャネルMOSトランジスタの代りに使用するこ
とになるので、高速動作に関して問題があった。
スタ10のコンダクタンスを抑えたり、センスアンプ用ト
ランジスタの負荷にＰチャネルトランジスタを採用する
等の手段を講じていた。しかし、前者の対策はセンス用
トランジスタのドレイン電流を減少させることになり、
一方後者の対策は特性的に劣るＰチャネルMOSトランジ
スタをＮチャネルMOSトランジスタの代りに使用するこ
とになるので、高速動作に関して問題があった。
この発明は、このような従来の問題を解決するためにな
されたもので、高速の半導体装置を提供することを目的
とする。
されたもので、高速の半導体装置を提供することを目的
とする。
（課題を解決するための手段） この発明は、 MOSトランジスタで構成されてマトリクス状に配置され
た複数のメモリセルと、これらのメモリセルの列ごとに
設けられて同じ列のメモリセルにそれぞれ接続された複
数の相補的なビット線対と、これらのビット線対から読
み出した信号を増幅して出力するセンスアンプとを有す
る半導体記憶装置であって、 前記センスアンプが、 前記ビット線対にそれぞれベースが接続された、複数の
検出用バイポーラトランジスタ対と、 前記検出用バイポーラトランジスタ対の前記エミッタに
共通接続された定電流源と、 この定電流源の供給電流よりも大きい飽和ドレイン電流
を有するMOSトランジスタで構成され、それぞれの一端
が前記検出用バイポーラトランジスタ対のコレクタに接
続され且つそれぞれの制御電極がコラムデコーダ信号を
入力する、複数のトランスファーゲート対と、 これらのトランスファーゲート対を構成する前記MOSト
ランジスタの他端にそれぞれ共通接続された共通負荷素
子と、 を有することを特徴とする。
た複数のメモリセルと、これらのメモリセルの列ごとに
設けられて同じ列のメモリセルにそれぞれ接続された複
数の相補的なビット線対と、これらのビット線対から読
み出した信号を増幅して出力するセンスアンプとを有す
る半導体記憶装置であって、 前記センスアンプが、 前記ビット線対にそれぞれベースが接続された、複数の
検出用バイポーラトランジスタ対と、 前記検出用バイポーラトランジスタ対の前記エミッタに
共通接続された定電流源と、 この定電流源の供給電流よりも大きい飽和ドレイン電流
を有するMOSトランジスタで構成され、それぞれの一端
が前記検出用バイポーラトランジスタ対のコレクタに接
続され且つそれぞれの制御電極がコラムデコーダ信号を
入力する、複数のトランスファーゲート対と、 これらのトランスファーゲート対を構成する前記MOSト
ランジスタの他端にそれぞれ共通接続された共通負荷素
子と、 を有することを特徴とする。
（作 用） ビット線の電位を検出するために使用するトランジスタ
としてエミッタが共通接続されたバイポーラトランジス
タを用い、これらのビット線をベースに接続してコレク
タから電位差の増幅された信号を取り出すようにしてい
るので、ビット線の電圧差が微小な場合でもその変化を
高速に検出し、しかも高増幅度で出力することができ
る。
としてエミッタが共通接続されたバイポーラトランジス
タを用い、これらのビット線をベースに接続してコレク
タから電位差の増幅された信号を取り出すようにしてい
るので、ビット線の電圧差が微小な場合でもその変化を
高速に検出し、しかも高増幅度で出力することができ
る。
また、コラムデータ信号によって制御されるトランスフ
ァゲート対を共通負荷素子と検出用バイポーラトランジ
スタ対との間に設けたので、このトランスファーゲート
対によってコラム選択を行うことができる。したがっ
て、コラム選択を行うためにビット線の電位を変更する
必要がないので、読み出しを高速化することができる。
ァゲート対を共通負荷素子と検出用バイポーラトランジ
スタ対との間に設けたので、このトランスファーゲート
対によってコラム選択を行うことができる。したがっ
て、コラム選択を行うためにビット線の電位を変更する
必要がないので、読み出しを高速化することができる。
さらに、定電流源の供給電流よりも大きい飽和ドレイン
電流を有するMOSトランジスタでトランスファーゲート
対を構成して検出用バイポーラトランジスタ対のコレク
タ側に接続したことにより、かかる検出用バイポーラト
ランジスタ対を非飽和領域で動作させることができるの
で、検出用バイポーラトランジスタ対の動作を高速化す
ることができ、このことによっても読み出しの高速化を
図ることができる。
電流を有するMOSトランジスタでトランスファーゲート
対を構成して検出用バイポーラトランジスタ対のコレク
タ側に接続したことにより、かかる検出用バイポーラト
ランジスタ対を非飽和領域で動作させることができるの
で、検出用バイポーラトランジスタ対の動作を高速化す
ることができ、このことによっても読み出しの高速化を
図ることができる。
（実施例） 以下、添付図面を従って本発明を説明する。
第１図は、本発明の一実施例に係わる半導体記憶装置の
構成を概略的に示す回路図である。同図において、図５
を同じ符号を付した構成部分は、それぞれ図５の場合と
同じものを示している。
構成を概略的に示す回路図である。同図において、図５
を同じ符号を付した構成部分は、それぞれ図５の場合と
同じものを示している。
また、同図に示したように、センスアンプは、ビット線
3,4（本発明の「ビット線対」を構成する）にそれぞれ
ベースが接続されたバイポーラNPNトランジスタ15,15′
（本発明の「検出用バイポーラトランジスタ対」を構成
する）と、バイポーラトランジスタ15,15′のエミッタ
に共通接続されたMOSトランジスタ14（本発明の「定電
流源」を構成する）と、それぞれの一端がバイポーラト
ランジスタ15,15′のコレクタに接続され且つそれぞれ
のゲート電極がコラムデコーダ信号を入力するMOSトラ
ンジスタ20,20′（本発明の「トランスファーゲート
対」を構成する）と、一端がMOSトランジスタ20,20′の
他端にそれぞれ共通接続され且つ他端が電源ライン（電
圧VDD）に接続されたMOSトランジスタ13,13′（本発明
の「共通負荷素子」を構成する）とを備えている。ま
た、MOSトランジスタ20,20′の前記一端は、それぞれゲ
ート16に入力される。ゲート16は、入力電圧に応じた出
力信号を、出力端子17に対して出力する。
3,4（本発明の「ビット線対」を構成する）にそれぞれ
ベースが接続されたバイポーラNPNトランジスタ15,15′
（本発明の「検出用バイポーラトランジスタ対」を構成
する）と、バイポーラトランジスタ15,15′のエミッタ
に共通接続されたMOSトランジスタ14（本発明の「定電
流源」を構成する）と、それぞれの一端がバイポーラト
ランジスタ15,15′のコレクタに接続され且つそれぞれ
のゲート電極がコラムデコーダ信号を入力するMOSトラ
ンジスタ20,20′（本発明の「トランスファーゲート
対」を構成する）と、一端がMOSトランジスタ20,20′の
他端にそれぞれ共通接続され且つ他端が電源ライン（電
圧VDD）に接続されたMOSトランジスタ13,13′（本発明
の「共通負荷素子」を構成する）とを備えている。ま
た、MOSトランジスタ20,20′の前記一端は、それぞれゲ
ート16に入力される。ゲート16は、入力電圧に応じた出
力信号を、出力端子17に対して出力する。
なお、本実施例に係わる半導体記憶装置においては、メ
モリセルはマトリクス状に配置されているが、図１では
１個のみ示している。また、センスアンプも、マトリク
ス状に配置されたメモリセルの各列ごとに同じものが設
けられているが、図１では１個のみ示している。そし
て、各センスアンプのトランスファゲート20,20′は、
共通接続されて、１個の負荷用のMOSトランジスタ13,1
3′に接続されている。このような構成によれば、トラ
ンスファゲート20,20′のゲート電極に入力されるコラ
ムデコータ信号によって選択された列のセンスアンプ出
力のみが取出されてゲート16に入力されることとなる。
モリセルはマトリクス状に配置されているが、図１では
１個のみ示している。また、センスアンプも、マトリク
ス状に配置されたメモリセルの各列ごとに同じものが設
けられているが、図１では１個のみ示している。そし
て、各センスアンプのトランスファゲート20,20′は、
共通接続されて、１個の負荷用のMOSトランジスタ13,1
3′に接続されている。このような構成によれば、トラ
ンスファゲート20,20′のゲート電極に入力されるコラ
ムデコータ信号によって選択された列のセンスアンプ出
力のみが取出されてゲート16に入力されることとなる。
次に、第１図に示した半導体記憶装置の動作について説
明する。
明する。
第１図に示した半導体記憶装置において、ビット線３と
ビット線４との電位差を△Ｖ、高電位側のビット線に流
れる電流をIH、低電位側のビット線に流れる電流をILと
した場合、IHとILの比は、 IH/IL＝exp｛（q/KT）・△Ｖ｝ ・・・（２） で表わされる。従って、例えばKT/q＝25mVとし、△Ｖ＝
0.4Vとすれば、IH/IL＝107となる。
ビット線４との電位差を△Ｖ、高電位側のビット線に流
れる電流をIH、低電位側のビット線に流れる電流をILと
した場合、IHとILの比は、 IH/IL＝exp｛（q/KT）・△Ｖ｝ ・・・（２） で表わされる。従って、例えばKT/q＝25mVとし、△Ｖ＝
0.4Vとすれば、IH/IL＝107となる。
また、センスアンプの出力電圧（すなわちゲート16の入
力電圧）のうち、高電位側のビット線に対応するものを
VOH、低電位側のビット線に対応するものをVOL、負荷用
のMOSトランジスタ13,13′の抵抗をＲとすると、VOHとV
OLの差は、 VOH−VOL＝Ｒ（IH−IL）−RIH−RI ・・・（３） となる。
力電圧）のうち、高電位側のビット線に対応するものを
VOH、低電位側のビット線に対応するものをVOL、負荷用
のMOSトランジスタ13,13′の抵抗をＲとすると、VOHとV
OLの差は、 VOH−VOL＝Ｒ（IH−IL）−RIH−RI ・・・（３） となる。
このように、本実施例では、バイポーラトランジスタ1
5,15′のコレクタ電流の電流差を負荷用のMOSトランジ
スタ13,13′を用いて電圧差に変換することによって、
ビット線3,4のレベル変化を検出することとしている。
したがって、レベル変化の検出感度を向上させることが
できる。
5,15′のコレクタ電流の電流差を負荷用のMOSトランジ
スタ13,13′を用いて電圧差に変換することによって、
ビット線3,4のレベル変化を検出することとしている。
したがって、レベル変化の検出感度を向上させることが
できる。
なお、共通負荷素子としてMOSトランジスタ13,13′を用
いたのは占有面積が低いにも拘らずその内部インピーダ
ンスが高いという利点を利用するためであるが、通常の
抵抗素子を使用してもよいことはもちろんである。
いたのは占有面積が低いにも拘らずその内部インピーダ
ンスが高いという利点を利用するためであるが、通常の
抵抗素子を使用してもよいことはもちろんである。
ここで、バイポーラトランジスタ15,15′を飽和領域で
使用すると、少数キャリアの蓄積効果のために、動作ス
ピードが大幅に損なわれてしまう。したがって、バイポ
ーラトランジスタ15,15′は非飽和状態で使用する必要
があり、このためには、コレクタ電位がベース電位に対
して十分に大きくなるように設計する必要がある。
使用すると、少数キャリアの蓄積効果のために、動作ス
ピードが大幅に損なわれてしまう。したがって、バイポ
ーラトランジスタ15,15′は非飽和状態で使用する必要
があり、このためには、コレクタ電位がベース電位に対
して十分に大きくなるように設計する必要がある。
本実施例では、バイポーラトランジスタ15,15′と共通
負荷素子13,13′との間にトランスファーゲート20,20′
が設けられているので、以下のような理由により、バイ
ポーラトランジスタ15,15′のコレクタ電位をベース電
位に対して十分に大きくすることができる。
負荷素子13,13′との間にトランスファーゲート20,20′
が設けられているので、以下のような理由により、バイ
ポーラトランジスタ15,15′のコレクタ電位をベース電
位に対して十分に大きくすることができる。
第２図は、MOSトランジスタのゲート・ソース間電圧VGS
を一定とした場合の、ドレイン電流IDとドレイン・ソー
ス間電圧VDSとの関係を示すグラフである。同図におい
て、IDmaxは飽和ドレイン電流を示す。このIDmaxの値は
概略的に、 IDmax＝β（VGS−Vth）2/2 ・・・（４） で表わされる。ただし、β＝μCG（W/L）である。
を一定とした場合の、ドレイン電流IDとドレイン・ソー
ス間電圧VDSとの関係を示すグラフである。同図におい
て、IDmaxは飽和ドレイン電流を示す。このIDmaxの値は
概略的に、 IDmax＝β（VGS−Vth）2/2 ・・・（４） で表わされる。ただし、β＝μCG（W/L）である。
バイポーラトランジスタ15,15′のコレクタ電位をベー
ス電位よりも十分に高くするためには、トランスファゲ
ート20,20′と負荷MOSトランジスタ13,13′とからなる
回路（この回路と等価なMOSトランジスタ）を非飽和領
域で動作させることが必要である。このためには、トラ
ンスファゲート20,20′および負荷MOSトランジスタ13,1
3′の両方を非飽和領域で動作させることが必要とな
る。
ス電位よりも十分に高くするためには、トランスファゲ
ート20,20′と負荷MOSトランジスタ13,13′とからなる
回路（この回路と等価なMOSトランジスタ）を非飽和領
域で動作させることが必要である。このためには、トラ
ンスファゲート20,20′および負荷MOSトランジスタ13,1
3′の両方を非飽和領域で動作させることが必要とな
る。
以下、バイポーラトランジスタ15,15′のコレクタ電位
をベース電位よりも十分に高くするための条件ついて、
詳細に説明する。
をベース電位よりも十分に高くするための条件ついて、
詳細に説明する。
なお、本発明においては、センスアンプの出力はバイポ
ーラトランジスタ15,15′のコレクタ出力によって得ら
れるので、このセンスアンプ出力はバイポーラトランジ
スタ15,15′とトランスファゲート20,20′とで抵抗分割
される。このため、センスアンプのゲインを大きく取る
ためには、トランスファゲート20,20′のβ（＝βＴ）
を、負荷MOSトランジスタ13,13′のβ（＝βＬ）よりも
十分に大きく取る必要がある。
ーラトランジスタ15,15′のコレクタ出力によって得ら
れるので、このセンスアンプ出力はバイポーラトランジ
スタ15,15′とトランスファゲート20,20′とで抵抗分割
される。このため、センスアンプのゲインを大きく取る
ためには、トランスファゲート20,20′のβ（＝βＴ）
を、負荷MOSトランジスタ13,13′のβ（＝βＬ）よりも
十分に大きく取る必要がある。
したがって、バイポーラトランジスタ15,15′のコレク
タ電位をベース電位よりも十分に高くするための条件を
検討するにあたっては、負荷MOSトランジスタ13,13′と
定電流用MOSトランジスタ14との関係について検討すれ
ば足りることとなる。
タ電位をベース電位よりも十分に高くするための条件を
検討するにあたっては、負荷MOSトランジスタ13,13′と
定電流用MOSトランジスタ14との関係について検討すれ
ば足りることとなる。
負荷MOSトランジスタ13,13′を非飽和領域で動作させる
場合、定電流用MOSトランジスタ14の供給電流をICと
し、負荷MOSトランジスタのゲート・ソース間電圧、し
きい値、ドレイン・ソース間電圧をそれぞれＶGS,L,V
th,L,VDS,Lとして、 IC＝βＬ｛（ＶGS,L−Ｖth,L）ＶDS,L−ＶDS,L 2/2｝ ・
・・（５） が成立する。この式からわかるように、負荷MOSトラン
ジスタを非飽和領域で動作させる場合には、この負荷MO
Sトランジスタのドレイン・ソース間電圧ＶDS,Lは、供
給電流ICに対して一義的に決まる。
場合、定電流用MOSトランジスタ14の供給電流をICと
し、負荷MOSトランジスタのゲート・ソース間電圧、し
きい値、ドレイン・ソース間電圧をそれぞれＶGS,L,V
th,L,VDS,Lとして、 IC＝βＬ｛（ＶGS,L−Ｖth,L）ＶDS,L−ＶDS,L 2/2｝ ・
・・（５） が成立する。この式からわかるように、負荷MOSトラン
ジスタを非飽和領域で動作させる場合には、この負荷MO
Sトランジスタのドレイン・ソース間電圧ＶDS,Lは、供
給電流ICに対して一義的に決まる。
これに対して、負荷MOSトランジスタ13,13′を飽和領域
で動作させる場合には、ICは、定電流源用MOSトランジ
スタ14のゲート・ソース間電圧、しきい値をそれぞれＶ
GS,C,Vth,Cとして、 IC＝βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（６） で表される。すなわち、この式にはＶDS,Lが含まれてい
ないので、負荷MOSトランジスタ13,13′を飽和領域で動
作させる場合には、この負荷MOSトランジスタのドレイ
ン・ソース間電圧ＶDS,Lは、定電流用MOSトランジスタ1
4の供給電流ICに対して一義的に決まらず、自由な値を
取れることとなってしまう。
で動作させる場合には、ICは、定電流源用MOSトランジ
スタ14のゲート・ソース間電圧、しきい値をそれぞれＶ
GS,C,Vth,Cとして、 IC＝βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（６） で表される。すなわち、この式にはＶDS,Lが含まれてい
ないので、負荷MOSトランジスタ13,13′を飽和領域で動
作させる場合には、この負荷MOSトランジスタのドレイ
ン・ソース間電圧ＶDS,Lは、定電流用MOSトランジスタ1
4の供給電流ICに対して一義的に決まらず、自由な値を
取れることとなってしまう。
バイポーラトランジスタ15,15′のコレクタ電位をベー
ス電位よりも十分に高く保つためにはＶDS,Lを一定させ
る必要があるので、負荷MOSトランジスタ13,13′は非飽
和領域で動作させる必要があるということになる。
ス電位よりも十分に高く保つためにはＶDS,Lを一定させ
る必要があるので、負荷MOSトランジスタ13,13′は非飽
和領域で動作させる必要があるということになる。
ここで、上式（５）の最大値は、負荷MOSトランジスタ1
3,13′の非飽和領域と飽和領域との境界値となる。すな
わち、式（５）の最大値は、 βＬ（ＶGS,L−Ｖth,L）2/2 ・・・（７） となる。負荷MOSトランジスタ13,13′は非飽和領域で動
作させるためには、（６）の右辺は、（７）よりも十分
に大きい値でなければならない。すなわち、 βＬ（ＶGS,L−Ｖth,L）2/2 ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（８） となる。
3,13′の非飽和領域と飽和領域との境界値となる。すな
わち、式（５）の最大値は、 βＬ（ＶGS,L−Ｖth,L）2/2 ・・・（７） となる。負荷MOSトランジスタ13,13′は非飽和領域で動
作させるためには、（６）の右辺は、（７）よりも十分
に大きい値でなければならない。すなわち、 βＬ（ＶGS,L−Ｖth,L）2/2 ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（８） となる。
このとき、ＶGS,L＝ＶGS,C＝VDD,Vth,L＝Ｖth,Cとすれ
ば、 βＬ≫βＣ ・・・（９） となる。さらに、上述したようにβＴ≫βＬなので、 βＴ（ＶGS,T−Ｖth,T）2/2 ≫βＬ（ＶGS,L−Ｖth,L）2/2 ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（10） が成立し、これにより、結局、 βＴ≫βＬ≫βＣ ・・・（11） となる。
ば、 βＬ≫βＣ ・・・（９） となる。さらに、上述したようにβＴ≫βＬなので、 βＴ（ＶGS,T−Ｖth,T）2/2 ≫βＬ（ＶGS,L−Ｖth,L）2/2 ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（10） が成立し、これにより、結局、 βＴ≫βＬ≫βＣ ・・・（11） となる。
なお、上述のように、本発明では、負荷MOSトランジス
タ13,13′の代わりに通常の抵抗素子を使用することも
可能であるが、かかる抵抗素子を使用する場合には、上
式（10）に代えて、 βＴ（ＶGS,T−Ｖth,T）2/2 ≫VR/R ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（12） が成立するように、抵抗素子の抵抗値Ｒを定めればよ
い。なお、VRは、この抵抗素子の端子間電圧である。
タ13,13′の代わりに通常の抵抗素子を使用することも
可能であるが、かかる抵抗素子を使用する場合には、上
式（10）に代えて、 βＴ（ＶGS,T−Ｖth,T）2/2 ≫VR/R ≫βＣ（ＶGS,C−Ｖth,C）2/2 ・・・（12） が成立するように、抵抗素子の抵抗値Ｒを定めればよ
い。なお、VRは、この抵抗素子の端子間電圧である。
上式（11）により、トランスファゲート20,20′の相互
コンダクタンスgmTは負荷MOSトランジスタ13,13′の相
互コンダクタンスgmLより大きくしなければならず、且
つ、この相互コンダクタンスgmLは定電流源用トランジ
スタ14の相互コンダクタンスgmCよりも大きくしなけれ
ばならないことがわかる。
コンダクタンスgmTは負荷MOSトランジスタ13,13′の相
互コンダクタンスgmLより大きくしなければならず、且
つ、この相互コンダクタンスgmLは定電流源用トランジ
スタ14の相互コンダクタンスgmCよりも大きくしなけれ
ばならないことがわかる。
ただし、相互コンダクタンスgmcを余り小さくすると、
バイポーラトランジスタ15,15′のコレクタから取出さ
れる出力電圧の振幅を大きくとることができなくなるの
で、適当な値を選ぶ必要がある。
バイポーラトランジスタ15,15′のコレクタから取出さ
れる出力電圧の振幅を大きくとることができなくなるの
で、適当な値を選ぶ必要がある。
なお、トランスファーゲート20,20′としてMOSトランジ
スタを使用することとしたのは、バイポーラトランジス
タを使用することとすると該バイポーラトランジスタの
PN接合によりバイポーラトランジスタ15,15′のコレク
タ電位が低くなってしまい、当該コレクタ電位を上昇さ
せるという効果が低減されるからである。
スタを使用することとしたのは、バイポーラトランジス
タを使用することとすると該バイポーラトランジスタの
PN接合によりバイポーラトランジスタ15,15′のコレク
タ電位が低くなってしまい、当該コレクタ電位を上昇さ
せるという効果が低減されるからである。
第３図は、本実施例の半導体記憶装置に係わるセンスア
ンプ（ただし、gmL/gmc＝４とした）の入力電圧（ビッ
ト線3,4の電位）を変化させた場合の出力電圧の変化を
過渡解析シミュレーションにより求めた特性図である。
同図（ａ）は本発明の半導体記憶装置に係わるセンスア
ンプの出力電圧の波形図、同図（ｂ）は第５図に示した
従来の半導体記憶装置に係わるセンスアンプの出力電圧
波形図、同図（ｃ）は入力電圧の変化を示す波形図であ
る。同図からわかるように、本実施例の半導体記憶装置
によれば、ビット線3,4の電位差を読み出す際の増幅度
および反応速度を向上させることができる。
ンプ（ただし、gmL/gmc＝４とした）の入力電圧（ビッ
ト線3,4の電位）を変化させた場合の出力電圧の変化を
過渡解析シミュレーションにより求めた特性図である。
同図（ａ）は本発明の半導体記憶装置に係わるセンスア
ンプの出力電圧の波形図、同図（ｂ）は第５図に示した
従来の半導体記憶装置に係わるセンスアンプの出力電圧
波形図、同図（ｃ）は入力電圧の変化を示す波形図であ
る。同図からわかるように、本実施例の半導体記憶装置
によれば、ビット線3,4の電位差を読み出す際の増幅度
および反応速度を向上させることができる。
さらに、本実施例に係わる半導体記憶装置では、レベル
シフトのためのMOSトランジスタ19,19′を設けることに
よってビット線3,4が比較的電源電圧VDDより低い電圧で
動作するようにしてある。このことにより、センスアン
プの出力電圧差を大きくとることができ、したがってセ
ンスアンプから出力端17までのゲート16の段数を減らす
ことができるので、その分高速化が図れることとなる。
シフトのためのMOSトランジスタ19,19′を設けることに
よってビット線3,4が比較的電源電圧VDDより低い電圧で
動作するようにしてある。このことにより、センスアン
プの出力電圧差を大きくとることができ、したがってセ
ンスアンプから出力端17までのゲート16の段数を減らす
ことができるので、その分高速化が図れることとなる。
第４図は、半導体集積回路によって第１図で示すセンス
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
同図によれば、Ｐ型シリコン基板21内に、負荷用のトラ
ンジスタ13、定電流源用のトランジスタ14、及び検出用
トランジスタ15が形成されている。すなわち、負荷トラ
ンジスタ13はＮ型ウエル22内にＰ型領域を形成すること
でソースＳ及びドレインＤを形成し、また定電流源用ト
ランジスタ14は基板21の表面に直接ｎ型領域を形成する
ことでソースＳ及びドレインＤを形成し、更に検出用ト
ランジスタ15はＮ型ウエル23をコレクタＣとし、このウ
エル23内のＰ型領域をベースＢに、このＰ型領域内のＮ
型領域をエミッタＥにするようにして形成する。
ンジスタ13、定電流源用のトランジスタ14、及び検出用
トランジスタ15が形成されている。すなわち、負荷トラ
ンジスタ13はＮ型ウエル22内にＰ型領域を形成すること
でソースＳ及びドレインＤを形成し、また定電流源用ト
ランジスタ14は基板21の表面に直接ｎ型領域を形成する
ことでソースＳ及びドレインＤを形成し、更に検出用ト
ランジスタ15はＮ型ウエル23をコレクタＣとし、このウ
エル23内のＰ型領域をベースＢに、このＰ型領域内のＮ
型領域をエミッタＥにするようにして形成する。
この様な構成は周知のCMOSプロセスを採用することによ
り比較的容易に形成し、かつ集積化できる。
り比較的容易に形成し、かつ集積化できる。
なお、本実施例においてはビット線の検出用トランジス
タ15,15′をNPNトランジスタとして構成した場合につい
て説明したが、PNPトランジスタとしてもよいのはもち
ろんのことである。この場合には、定電流源用のMOSト
ランジスタ14および負荷用のMOSトランジスタ13,13′の
極性を合わせる必要がある。
タ15,15′をNPNトランジスタとして構成した場合につい
て説明したが、PNPトランジスタとしてもよいのはもち
ろんのことである。この場合には、定電流源用のMOSト
ランジスタ14および負荷用のMOSトランジスタ13,13′の
極性を合わせる必要がある。
また、本実施例では、本発明の「バイポーラトランジス
タ対」をトランジスタ15,15′で構成したが、バイポー
ラトランジスタをダーリントン接続したものを用いて構
成してもよい。
タ対」をトランジスタ15,15′で構成したが、バイポー
ラトランジスタをダーリントン接続したものを用いて構
成してもよい。
以上説明したように、本発明によれば、ビット線の電位
を検出するためのトランジスタとしてエミッタが共通接
続されたバイポーラトランジスタを用い、これらのビッ
ト線をベースに接続してコレクタから電位差の増幅され
た信号を取り出すこととしたので、ビット線の電位差が
微小な場合でもその変化を高速に検出し、しかも高増幅
度で出力することができる半導体記憶装置を提供するこ
とができる。
を検出するためのトランジスタとしてエミッタが共通接
続されたバイポーラトランジスタを用い、これらのビッ
ト線をベースに接続してコレクタから電位差の増幅され
た信号を取り出すこととしたので、ビット線の電位差が
微小な場合でもその変化を高速に検出し、しかも高増幅
度で出力することができる半導体記憶装置を提供するこ
とができる。
また、検出用バイポーラトランジスタ対と共通負荷素子
との間にトランスファーゲート対を設け、このトランス
ファーゲート対をコラムデコーダ信号にしたがって制御
することによりコラム選択を行うこととしたので、ビッ
ト線の設定電位を変更することによってコラム選択を行
う半導体記憶装置と比較して、コラム選択に要する時間
を短縮することができ、この点でも半導体記憶装置の動
作速度の向上を図ることができる。
との間にトランスファーゲート対を設け、このトランス
ファーゲート対をコラムデコーダ信号にしたがって制御
することによりコラム選択を行うこととしたので、ビッ
ト線の設定電位を変更することによってコラム選択を行
う半導体記憶装置と比較して、コラム選択に要する時間
を短縮することができ、この点でも半導体記憶装置の動
作速度の向上を図ることができる。
さらに、本発明では、定電流源の供給電流よりも大きい
飽和ドレイン電流を有するMOSトランジスタでトランス
ファーゲート対を構成して検出用バイポーラトランジス
タ対のコレクタ側に設けたことにより、かかる検出用バ
イポーラトランジスタ対を非飽和領域で動作させること
ができるので、検出用バイポーラトランジスタ対の動作
を高速化することができ、このことによっても半導体記
憶装置の動作を高速化を図ることができる。
飽和ドレイン電流を有するMOSトランジスタでトランス
ファーゲート対を構成して検出用バイポーラトランジス
タ対のコレクタ側に設けたことにより、かかる検出用バ
イポーラトランジスタ対を非飽和領域で動作させること
ができるので、検出用バイポーラトランジスタ対の動作
を高速化することができ、このことによっても半導体記
憶装置の動作を高速化を図ることができる。
第１図は本発明に係わる半導体記憶装置の構成を概略的
に示す回路図、第２図はMOSトランジスタのドレイン・
ソース間電圧とドレイン電流との関係を示したグラフ、
第３図は入出力電圧の変化を示す特性図、第４図は第１
図の実施例の一部をシリコン基板内に実現した場合を示
す素子断面図、第５図は従来の半導体記憶装置の構成を
示す回路図である。 3,4……ビット線、13,13′……負荷用MOSトランジス
タ、14……定電流源用MOSトランジスタ、15,15′……検
出用バイポーラトランジスタ、19,19′……レベルシフ
ト用トランジスタ、20,20′……トランスファゲート。
に示す回路図、第２図はMOSトランジスタのドレイン・
ソース間電圧とドレイン電流との関係を示したグラフ、
第３図は入出力電圧の変化を示す特性図、第４図は第１
図の実施例の一部をシリコン基板内に実現した場合を示
す素子断面図、第５図は従来の半導体記憶装置の構成を
示す回路図である。 3,4……ビット線、13,13′……負荷用MOSトランジス
タ、14……定電流源用MOSトランジスタ、15,15′……検
出用バイポーラトランジスタ、19,19′……レベルシフ
ト用トランジスタ、20,20′……トランスファゲート。
Claims (5)
- 【請求項１】MOSトランジスタで構成されてマトリクス
状に配置された複数のメモリセルと、これらのメモリセ
ルの列ごとに設けられて同じ列のメモリセルにそれぞれ
接続された複数の相補的なビット線対と、これらのビッ
ト線対から読み出した信号を増幅して出力するセンスア
ンプとを有する半導体記憶装置であって、 前記センスアンプが、 前記ビット線対にそれぞれベースが接続された、複数の
検出用バイポーラトランジスタ対と、 前記検出用バイポーラトランジスタ対の前記エミッタに
共通接続された定電流源と、 この定電流源の供給電流よりも大きい飽和ドレイン電流
を有するMOSトランジスタで構成され、それぞれの一端
が前記検出用バイポーラトランジスタ対のコレクタに接
続され且つそれぞれの制御電極がコラムデコーダ信号を
入力する、複数のトランスファーゲート対と、 これらのトランスファーゲート対を構成する前記MOSト
ランジスタの他端にそれぞれ共通接続された共通負荷素
子と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】特許請求の範囲第１項記載の半導体装置に
おいて、前記検出用バイポーラトランジスタのコレクタ
が、一導電型の半導体基板内に形成した逆導電型ウエル
からなることを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第１項記載の半導体装置に
おいて、前記共通負荷素子がMOSトランジスタからなる
ことを特徴とする半導体記憶装置。 - 【請求項４】特許請求の範囲第１項記載の半導体装置に
おいて、前記検出用バイポーラトランジスタのベースと
前記ビット線との間にレベルシフト回路を備えたことを
特徴とする半導体記憶装置。 - 【請求項５】特許請求の範囲第１項〜第４項記載の半導
体装置において、前記検出用バイポーラトランジスタ対
が２組のバイポーラトランジスタ回路で構成され、各バ
イポーラトランジスタ回路がカスケード接続された複数
のバイポーラトランジスタからなることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214447A JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214447A JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144235A Division JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230597A JPH02230597A (ja) | 1990-09-12 |
| JPH0740434B2 true JPH0740434B2 (ja) | 1995-05-01 |
Family
ID=16655917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214447A Expired - Lifetime JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740434B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666604B2 (ja) * | 1991-05-31 | 1997-10-22 | 株式会社日立製作所 | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
-
1989
- 1989-08-21 JP JP1214447A patent/JPH0740434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02230597A (ja) | 1990-09-12 |
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