JPH0223068Y2 - - Google Patents
Info
- Publication number
- JPH0223068Y2 JPH0223068Y2 JP1982127079U JP12707982U JPH0223068Y2 JP H0223068 Y2 JPH0223068 Y2 JP H0223068Y2 JP 1982127079 U JP1982127079 U JP 1982127079U JP 12707982 U JP12707982 U JP 12707982U JP H0223068 Y2 JPH0223068 Y2 JP H0223068Y2
- Authority
- JP
- Japan
- Prior art keywords
- charging
- secondary battery
- fet
- circuit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stand-By Power Supply Arrangements (AREA)
Description
【考案の詳細な説明】
この考案は、簡単な回路構成で理想的な特性が
得られるようにした電子スイツチを用いた機器に
おけるバツクアツプ用バツテリの充電回路に関す
る。
得られるようにした電子スイツチを用いた機器に
おけるバツクアツプ用バツテリの充電回路に関す
る。
第１図は従来の充放電回路の簡単な回路構成の
場合の一例を示す回路図である。この第１図にお
いて、図示しない電源は逆流阻止用のダイオード
Ｄ１を介して負荷Ｌに接続されているとともに、
ダイオートＤ１のカソード側は抵抗Ｒ１とダイオ
ードＤ２との並列回路を介して２次電池Ｂの正極
に接続されている。
場合の一例を示す回路図である。この第１図にお
いて、図示しない電源は逆流阻止用のダイオード
Ｄ１を介して負荷Ｌに接続されているとともに、
ダイオートＤ１のカソード側は抵抗Ｒ１とダイオ
ードＤ２との並列回路を介して２次電池Ｂの正極
に接続されている。
この２次電池Ｂを充電する場合には、電源から
ダイオードＤ１抵抗Ｒ１を通して微小電流が２次
電池Ｂに流れ、この２次電池Ｂを充電する。この
ため充電時には抵抗Ｒ１を通して充電電流を流す
ので、ダイオードＤ１のアノードに加える電圧に
よつて充電電流が変動してしまう。
ダイオードＤ１抵抗Ｒ１を通して微小電流が２次
電池Ｂに流れ、この２次電池Ｂを充電する。この
ため充電時には抵抗Ｒ１を通して充電電流を流す
ので、ダイオードＤ１のアノードに加える電圧に
よつて充電電流が変動してしまう。
また、２次電池Ｂの放電時には、２次電池Ｂよ
りダイオードＤ２を通して低インピーダンスで負
荷Ｌへ放電する。しかし、この場合、ダイオード
Ｄ２にはVFなる順方向電圧降下が常に存在する
ため、２次電池Ｂの電圧VBは必要とする電圧Ｖ
よりVFだけ高い必要がある。（即ち、VB＝Ｖ＋
VF）。
りダイオードＤ２を通して低インピーダンスで負
荷Ｌへ放電する。しかし、この場合、ダイオード
Ｄ２にはVFなる順方向電圧降下が常に存在する
ため、２次電池Ｂの電圧VBは必要とする電圧Ｖ
よりVFだけ高い必要がある。（即ち、VB＝Ｖ＋
VF）。
この考案は、上記の点に鑑みてなされたもの
で、電源と２次電池との間にFET（電界効果トラ
ンジスタ）を接続することにより、２次電池にと
つて理想的な充電状態を得るとともに、充電時の
ロスを最少にすることのできる充放電回路を提供
することを目的とする。
で、電源と２次電池との間にFET（電界効果トラ
ンジスタ）を接続することにより、２次電池にと
つて理想的な充電状態を得るとともに、充電時の
ロスを最少にすることのできる充放電回路を提供
することを目的とする。
以下、この考案の充放電回路の実施例について
図面に基づき説明する。
図面に基づき説明する。
第２図はその一実施例の構成を示す。この第２
図において、第１図と同一部分には同一符号を付
してその説明を省略し、第２図とは異なる部分の
みについて述べる。
図において、第１図と同一部分には同一符号を付
してその説明を省略し、第２図とは異なる部分の
みについて述べる。
この第２図を第１図と比較しても明らかなよう
に、第２図では、第１図における抵抗Ｒ１とダイ
オートＤ２の並列回路に変えてFETQ１が接続さ
れている。即ち、FETQ１のドレインをダイオー
トＤ１のカソードと負荷Ｌに接続し、FETQ１の
ゲートとソースを接続して２次電池Ｂの正極に接
続されている。その他の構成は第１図と同様であ
る。
に、第２図では、第１図における抵抗Ｒ１とダイ
オートＤ２の並列回路に変えてFETQ１が接続さ
れている。即ち、FETQ１のドレインをダイオー
トＤ１のカソードと負荷Ｌに接続し、FETQ１の
ゲートとソースを接続して２次電池Ｂの正極に接
続されている。その他の構成は第１図と同様であ
る。
このような回路構成とすることにより、FETQ
１のソースドレイン電圧対ドレイン電流の特性は
第３図のようになる、この第３図において、実線
ａの特性は電源から２次電池Ｂに流れる充電電流
を示し、破線ｂは２次電池Ｂの放電時の放電電流
を示す。この放電電流はFETQ１のソース・ドレ
イン間の抵抗によつて決まる逆方向のインピーダ
ンスにより電流が小さくなつていることを示す。
１のソースドレイン電圧対ドレイン電流の特性は
第３図のようになる、この第３図において、実線
ａの特性は電源から２次電池Ｂに流れる充電電流
を示し、破線ｂは２次電池Ｂの放電時の放電電流
を示す。この放電電流はFETQ１のソース・ドレ
イン間の抵抗によつて決まる逆方向のインピーダ
ンスにより電流が小さくなつていることを示す。
このように、２次電池Ｂに充電するには、
FETQ１のドレイン・ソース間の抵抗が∞とな
り、充電電流は放電電流より高く、第３図のよう
に定電流特性を示すので、充電時には定電流源と
なり、理想的な充電を行うことができる。
FETQ１のドレイン・ソース間の抵抗が∞とな
り、充電電流は放電電流より高く、第３図のよう
に定電流特性を示すので、充電時には定電流源と
なり、理想的な充電を行うことができる。
以上のように、この考案の充放電回路によれ
ば、電源側に逆流阻止手段を介して負荷とFET
のドレインを接続し、２次電池側にFETのソー
スとゲートを接続することにより、充電時に定電
流源となるようにして電源より２次電池に充電電
流を流すようにしたので、理想的な充電を行うこ
とができる。
ば、電源側に逆流阻止手段を介して負荷とFET
のドレインを接続し、２次電池側にFETのソー
スとゲートを接続することにより、充電時に定電
流源となるようにして電源より２次電池に充電電
流を流すようにしたので、理想的な充電を行うこ
とができる。
又、放電時には、FETのドレイン・ソース間
の抵抗による電圧の低下で放電するので、ほとん
ど損失のない状態で放電を行うことができる。
の抵抗による電圧の低下で放電するので、ほとん
ど損失のない状態で放電を行うことができる。
従つて、理想的なバツテリバツクアツプを極く
簡単な回路で実現できるものである。
簡単な回路で実現できるものである。
第１図は従来の充放電回路の回路図、第２図は
この考案の充放電回路の一実施例の回路図、第３
図はこの考案の充放電回路におけるFETのソー
ス・ドレイン電圧対ドレイン電流の特性を示す図
である。 Ｄ１……ダイオート、Ｌ……負荷、Ｂ……２次
電池、Ｑ１……FET。
この考案の充放電回路の一実施例の回路図、第３
図はこの考案の充放電回路におけるFETのソー
ス・ドレイン電圧対ドレイン電流の特性を示す図
である。 Ｄ１……ダイオート、Ｌ……負荷、Ｂ……２次
電池、Ｑ１……FET。
Claims (1)
- FETのドレインを逆流阻止手段を介して電源
に接続するとともに負荷に接続し、このFETの
ゲートとソースを２次電池の正極に接続してなる
充放電回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12707982U JPS5930643U (ja) | 1982-08-23 | 1982-08-23 | 充放電回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12707982U JPS5930643U (ja) | 1982-08-23 | 1982-08-23 | 充放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930643U JPS5930643U (ja) | 1984-02-25 |
| JPH0223068Y2 true JPH0223068Y2 (ja) | 1990-06-22 |
Family
ID=30288745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12707982U Granted JPS5930643U (ja) | 1982-08-23 | 1982-08-23 | 充放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930643U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19645944A1 (de) * | 1996-11-07 | 1998-05-14 | Bosch Gmbh Robert | Steuergerät für ein Bordnetz |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723123A (en) * | 1980-07-16 | 1982-02-06 | Fujitsu Ltd | Semiconductor device having volatile memory |
-
1982
- 1982-08-23 JP JP12707982U patent/JPS5930643U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930643U (ja) | 1984-02-25 |
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