JPH02230775A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、特に、一方
の導体層が他方の導体層の上に乗り上げている構造を有
している半導体装置の製造方法に関するものである。よ
り特定的には、この発明は、一方の導体層の下に位置し
ている他方の導体層の側部の形状を改善する方法に関す
るものである。

［従来の技術］ データを自由にプログラムすることができ、しかも電気
的に書込み、消去が可能な構造のメモリデバイスとして
ＥＥＦＲＯＭ　（Ｅｌｅｃｔ　ｒｉｃａｌｌｙ　　ｅｒ
ａｓａｂｌｅ　　ａｎｄ　　ｐｒｏｇｒａｍｍａｂｌｅ
　　ｒｅａｄ　　ｏｎｌｙ　　ｍｅｍｏｒｙ）が存在す
る。

第４図は、ＥＥＦＲＯＭのブロック図である。

ＥＥＦＲＯＭは、メモリアレイ１と、ロウアドレスバッ
ファ２と、コラムアドレスバッフ７３と、ロウデコーダ
４と、コラムデコーダ５とを備えている。メモリアレイ
１には、複数個のメモリセルが配置されている。ロウア
ドレスバッファ２は、外部から与えられるロウアドレス
信号を受信する。

コラムアドレスバッファ３は、外部から与えられるコラ
ムアドレス信号を受信する。ロウデコーダ４は、ロウア
ドレスバッファ２からのアドレス出力をデコードし、特
定のメモリセルに接続されたワード線を活性化する。コ
ラムデコーダ５は、コラムアドレスバッファ３からのア
ドレス出力をデコードし、Ｙゲート６を活性化し、それ
によって特定のメモリセルに接続されたビット線をＩ／
Ｏ線に接続する。センスアンブ７は、Ｙゲート６を介し
て、ロウデコーダおよびコラムデコーダによって選択さ
れたメモリセル内に記憶されているデータ信号を検出す
る。検出された信号は、センスアンプによって増幅され
、出力バッファ８を経由して送り出される。ＥＥＦＲＯ
Ｍは、さらに、メモリアレイに関連した種々の回路に制
御信号を供給するための入カバッファ９を含む。

ＥＥＲＰＯＭとして、いくつかの異なった種類のものが
提案されている。その中の１つに、１つのトランジスタ
で構成され、チップ全体に書込まれた情報電荷を電気的
に一括消去することが可能なフラッシュＥＥＰＲＯＭが
ある。フラッシュＥＥＰＲＯＭの１つのメモリセルは、
コントロールゲートがフローティングゲートの上に乗り
上げた構造を備えている。

第５図は、従来のフラッシュＥＥＰＲＯＭにおける１つ
のメモリセルの等価回路図である。第６図は、第５図に
示されたメモリセルを用いて４ビット構成とした場合の
等価回路図である。このメモリセルは、１つのフローテ
ィングゲートトランジスタから構成される。

このトランジスタは、ワード線ＷＬ　Ｗ２につながれた
コントロールゲート１０と、ソース線Ｓ１、Ｓ２に接続
されたソース領域１１と、ビット線Ｂ１、Ｂ２に接続さ
れたドレイン領域１２と、コントロールゲート１０のド
レイン領域１２側に形成されたフローティングゲート１
３とを含む。

フローティングゲート１３は、電荷を蓄積する。

コントロールゲート１０とドイレン領域１２とに印加さ
れる電圧に応じて、ブローティングゲート１３と、半導
体基板１４に形成されるチャネル領域との間で電荷の放
出／注入が行なわれる。それによって、フローティング
ゲート１３が有する情報電荷の書込みおよび消去が行な
われる。読出しの場合には、ワード線Ｗ１、Ｗ２を介し
て与えられる信号に応答してトランジスタがオン・オフ
する。それによって、フローティングゲート１３が有す
る情報は、ドレイン領域１２に接続されたビット線Ｂｌ
、Ｂ２に読出される。情報の書込みおよび読出しの場合
、必要なビット線Ｂ１、Ｂ２、ワード線Ｗ１、Ｗ２に所
定の電圧が印加される。

消去の場合、すべてのビット線Ｂ１、Ｂ２に消去電圧が
印加されることにより、すべての情報が一括消去される
。

第７図は、ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆＳｏｌ
ｉｄ−Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ
−２２，Ｎｏ．５　（１９８７，Ｐ．６７６〜Ｐ，６８
３）に示された従来の１トランジスタ型フラッシュＥＥ
ＰＲＯＭを示す断面図である。この図を参照して、従来
のフラッシュＥＥＰＲＯＭの構造について説明する。

シリコン単結晶等よりなるｐ型半導体基板１４の主表面
上に、ｎ型のソース領域１１およびドレイン領域１２が
間隔を隔てて形成されている。これらのソース領域１１
およびドレイン領域１２に挾まれた領域には、チャネル
領域が形成される。

このチャネル領域上に、コントロールゲート１０および
フローティングゲート１３が形成されている。コントロ
ールゲート１０は、基板１４上に厚いゲート酸化膜１５
を介して形成されている。また、フローティングゲート
１３は、基板１４の上に薄いゲート酸化膜１６を介して
形成されている。

このフローティングゲート１３とコントロールゲート１
０との間には、絶縁膜１７が形成されている。

ワード線を兼ねるコントロールゲート１０の一方の端部
は、フローティングゲート１３の上に位置するように設
けられている。コントロールゲート１０の他方の端部は
、フローティングゲート１３の側面側に形成された厚い
ゲート酸化膜１５の上に延びるように設けられている。

この場合、コントロールゲート１０は、フローティング
ゲート１３に対して所定の重なり合う平面的な面積を有
するように、マスク合わせが行なわれることによって形
成される。コントロールゲート１０、フローティングゲ
ート１３の両側に配置されるソース領域１１およびドレ
イン領域１２は、コントロールゲート１０およびフロー
ティングゲート１３が有するパターンを利用して不純物
がドープされることによって、自己整合的に形成される
。

コントロールゲート１０の一方端はソース領域１１の一
部と厚いゲート酸化膜１５を介して重なり、フローティ
ングゲート１３の一方端はドレイン領域１２の一部と薄
いゲート酸化膜１６を介して重なっている。基板１４の
上方には、コントロールゲート１０を覆うように厚い層
間絶縁膜１８が設けられている。その厚い層間絶縁膜１
８には、ドレイン領域１２の主表面の一部に達するコン
タクトホール１９が形成されている。厚い層間絶縁膜１
８の上には、ビット線を兼ねるアルミニウム等よりなる
配線層２０が形成されている。配線層２０は、コンタク
トホール１９内にも形成されている。これによって、配
線層２０が、ドレイン領域１２に電気的に接続される。

［発明が解決しようとする課題］ 上述のように、フラッシュＥＥＰＲＯＭのメモリセルは
、コントロールゲートがフローティングゲートの上に乗
り上げた構造を有している。本願発明者は、この乗り上
げ構造を製造する際、種々の問題点があることを見い出
した。乗り上げ構造を製造するための従来の方法を示す
第８Ａ図〜第８Ｆ図を参照して、どのような問題点があ
るのかについて説明する。

まず、第８Ａ図を参照して、シリコン基板３ｏの上に、
下から順に第１ゲート酸化膜３１、第１ポリシリコン層
３２、シリコン酸化膜３３およびシリコン窒化膜３４を
形成する。次に、露光処理および現像処理によって作ら
れた同一のフォトレジストパターンのマスクを用いて、
シリコン窒化膜３４、シリコン酸化膜３３および第１ポ
リシリコン層３２を自己整合的にプラズマエッチングす
る（第８Ｂ図）。パターニングされた第１ポリシリコン
層３２は、フラッシュＥＥＰＲＯＭのメモリセルにおい
てフローティングゲートとなるものである。

次に、パターニングされた第１ポリシリコン層３２をマ
スクにして、シリコン基板３０上の第１ゲート酸化膜３
１をウェットエツチングする。このウェットエッチング
によって、シリコン窒化膜３４と第１ポリシリコン層３
２との間に位置するシリコン酸化膜３３は、その側面部
分が部分的にエッチング除去される。同様に、第１ポリ
シリコン層３２の直下に位置する第１ゲート酸化膜３１
も、その一部分がエッチング除去される。その結果、第
８Ｃ図に示すように、第１ポリシリコン層３２とシリコ
ン基板３０との間に矢印Ａで示すようなアンダカットが
発生し、またシリコン窒化膜３４と第１ポリシリコン層
３２との間にも矢印Ｂで示すようなアンダカットが発生
する。

次に、シリコン基板３０を熱酸化することによって、シ
リコン基板３０の主表面上に第２ゲート５酸化膜３０ａ
を形成する（第８Ｄ図）。この熱酸化によって、第１ポ
リシリコン層３２の側部にもサイドウォール酸化膜３２
ａが形成される。第１ポリシリコン層３２の上部はシリ
コン窒化膜３４に覆われているので、第１ポリシリコン
層３２の側部の上端部分における酸化の進行は遅い。一
方、シリコン窒化膜３４から遠くに離れている第１ポリ
シリコン層３２の側部の中央部分および下端部分におけ
る酸化の進行は速い。そのため、サイドウォール酸化膜
３２ａの厚みは、その上端部分が薄く中間部分が厚くな
っている。このような酸化の進行状況から、酸化されな
い第１ポリシリコン層３２の側部の形状は、中央部分に
おいて太き《えぐられた形状となる。その結果、図中破
線の円Ｄで囲んだ部分の構造を参照すれば明らかなよう
に、第１ポリシリコン層３２の上部コーナ部は鋭く尖っ
た形状になる。・また、この鋭く尖ったコーナ部の上に
位置するサイドウォール酸化膜３２ａの厚みは薄くなっ
ている。

また、第１ポリシリコン層３２とシリコン基板３０との
間にはアンダーカットＡが存在していたので、第１ポリ
シリコン層３２およびシリコン基板３０の上に酸化膜を
形成した後においても、サイドウォール酸化膜３２ａと
第２ゲート酸化膜３０ａとが出会う部分には、矢印Ｃで
示すような微細な四部が形成されてしまう。

次に、第８Ｅ図に示すように、シリコン基板３０上に、
第２ポリシリコン層３５が堆積される。

次に、第８Ｆ図に示すように、第２ポリシリコン層３５
は所定の形状にパターニングされて、コントロールゲー
トとなる。

以上のような方法によって製造されたフラッシュＥ　Ｅ
　Ｆ　ＲＯＭのメモリセルには、以下の問題点がある。

第８Ｆ図を参照して、前述したように、破線の円Ｄで囲
んだ部分の構造に着目すると、第１ポリシリコン層（フ
ローティングゲート）３２の上方コーナ部は鋭く尖った
形状になっている。

さらに、このコーナ部の上に位置するサイドウォール酸
化膜３２ａの厚みは薄くなっている。そのため、コント
ロールゲート（第２ポリシリコン層）．３５とフローテ
ィングゲート３２との間に電圧を印加したとき、フロー
ティングゲート３２の上方コーナ部において電界集中が
発生する。この電界集中に加えて、フローティングゲー
ト３２の上方コーナ部の上に位置するサイドウォール酸
化膜３２ａの厚みが薄いので、フローティングゲート３
２とコントロールゲート３５との間の絶縁耐圧が著しく
低下するという問題点が生ずる。

第２ポリシリコン層３５のパターニングは、異方性のド
ライエッチングによって行なわれる。この際、第８Ｆ図
に示するように、サイドウォール酸化膜３２ａと第２ゲ
ート酸化膜３２ａとの境界部分の凹部内に入り込んでい
たポリシリコン層はエッチングされずに残渣３５ａとし
て残ってしまう。この残渣３５ａは、紙面に対して垂直
方向に延びており、たとえば複数の導体層間を電気的に
接続して回路の短絡を・生じさせるおそれがある。

また、コントロールゲート３５を形成した後に行なわれ
るその後の製造工程の間に、残渣３５ａが酸化膜から剥
がれて、デバイスの動作特性を劣化させるごみとなるお
それもある。

上述のような問題点は、フラッシュＥＥＰＲＯＭのメモ
リセルを製造する場合に特に顕著に現われる。しかし、
フラッシュＥＥＦＲＯＭのメモリセルに限らず、一方の
導体層が他方の導体層の上に乗り上げている構造を有す
るデバイスであるならば、同様の問題点が指摘されるで
あろう。たとえば、ワード線とビット線とが立体的に交
差している部分では、同様の問題点が現われる。

この発明の目的は、一方の導体層の下に位置する他方の
導体層の側部を、電界集中の生じないような形状に保つ
ことのできる半導体装置の製造方法を提供することであ
る。

［課題を解決するための手段コ この発明は、一方の導体層が他方の導体層の上に乗り上
げている構造を有している半導体装置の製造方法である
。まず、基板の主表面上に、下から順に第１酸化膜と、
第１導体層と、第２Ｍ化膜と、窒化膜とを形成する。次
に、窒化膜と第２酸化膜と第１導体層とを、マスクを用
いてエッチングすることによって所定の形状にパターニ
ングする。

次に、パターニングされた窒化膜と第２酸化膜と第１導
体層との積層体の側部に、窒化膜に達する高さを有し絶
縁膜となるべきサイドウォールスペーサを形成する。次
に、積層体およびサイドウォールスペーサをマスクにし
て第１酸化膜をウェットエツチングすることによって、
マスクから露出している第１酸化膜を除去する。

次に、ウェットエッチングによって露出した基板の主表
面上に、熱酸化法によって第３酸化膜を形成する。次に
、積層体およびサイドウオールスベーサの上に第２導体
層を形成する。

［作用］ 熱酸化法によって第３酸化膜を形成する際、第１導体層
は、上方に位置する窒化膜と側方に位置するサイドウォ
ールスペーサとによって囲まれて外部雰囲気との流通が
遮断されている。したがって、第１導体層に対する酸化
の進行は抑制される。

こうして、酸化によって第１導体層の側部の上方コーナ
部が鋭く尖った形状になるということは防止される。

［実施例］ 第ＩＡ図〜第ＩＫ図は、フラッシュＥＥＦＲＯＭのメモ
リセルのコントロールゲートを作るまでの工程を順に示
している。

第ＩＡ図を参照して、シリコン基板５０をたとえば熱酸
化することによって、基板の主表面上に第１ゲート酸化
膜５１を形成する。

次に、第ＩＢ図を参照して、第１ゲート酸化膜５１の上
に、下から順に第１ポリシリコン層５２、シリコン酸化
膜５３、シリコン窒化膜５４およびシリコン酸化膜５５
を堆積する。

次に、露光処理および現像処理によって所定の形状に形
成されたフォトレジスト５６をマスクにして、反応性イ
オンエッチングを行なうことにより、第ＩＣ図に示すよ
うな第１ポリシリコン層５２とシリコン酸化膜５３とシ
リコン窒化膜５４とシリコン酸化膜５５とからなる４層
構造を得る。

パターニングされた第１ポリシリコン層５２は、フラッ
シュＥＥＦＲＯＭのフローテイングゲートとなる。第１
ポリシリコン層５２の上にまずシリコン酸化膜５３を形
成し、その上にシリコン窒化膜５４を形成したのは、以
下の理由に基づくものである。

フラッシュＥ　Ｅ　Ｐ　ＲＯＭのメモリセルにおいて、
シリコン酸化膜５３とシリコン窒化膜５４との２層構造
は、フローティングゲートとコントロールゲートとの間
に位置する絶縁膜として機能する。

ＥＥＦＲＯＭのメモリセルの場合、コントロールゲート
とフローティングゲートとの間の容量をできるだけ大き
くするのが望まれる。窒化膜の誘電率は、酸化膜の誘電
率に比べて２倍ほど高い。したがって、単一の窒化膜を
用いて単一の酸化膜と同程度の容量を確保しようとする
場合には、窒化膜の厚みは、酸化膜の厚みの２倍程度に
することができる。フローテイングゲートとコントロー
ルゲートとの間に位置する絶縁膜の絶縁耐圧を考慮すれ
ば、絶縁膜の厚みは大きい方が望ましい。

フローティングゲートとコントロールゲートとの間の絶
縁膜をシリコン酸化膜の単一層で構成した場合、絶縁膜
の厚みが薄くなりすぎて、必要な絶縁耐圧が得られなく
なってしまう。一方、絶縁膜をシリコン窒化膜の単一の
層で構成した場合、膜厚が十分であり十分な絶縁耐圧が
得られる。ところが、シリコン窒化膜はシリコン酸化膜
に比べて電流が漏れやすい。そのため、シリコン窒化膜
の単一層で絶縁膜を構成した場合には、コントロールゲ
ートとフローティングゲートとの間に低電圧が印加され
たとき、微小電流のリークが発生する。このようなこと
から、フローティングゲートとコントロールゲートとの
間に位置する絶縁膜として、シリコン窒化膜とシリコン
酸化膜との２層構造を採用するのがよい。膜厚の小さい
シリコン酸化膜は微小電流のリークを防止し、膜厚の大
きいシリコン窒化膜は十分な絶縁耐圧を実現するのに寄
与する。

ところで、ポリシリコンとシリコン窒化膜とは、その熱
膨張係数の差が大きい。そのため、両者を直接接触させ
た場合、熱応力によって歪が発生する。ポリシリコンと
シリコン窒化膜との間にシリコン酸化膜を配置すれば、
シリコン酸化膜がパッドとして作用し、ポリシリコンと
シリコン窒化膜との熱膨張の差を吸収する。こうしたこ
とから、フローティングゲートとなるべき第１ポリシリ
コン層５２の上にまずシリコン酸化膜５３を形成し、こ
の上にシリコン窒化膜５４を形成するのが望ましい。

第ＩＣ図に示す工程の後、フォトレジスト５６を除゛去
する（図示せず）。次に、第ＩＤ図に示すように、パタ
ーニングされた４層構造の積層体および第１ゲート酸化
膜５１の上に第２ポリシリコン層５７を堆積する。堆積
する第２ポリシリコン層５７の膜厚は、約５００Ａ程度
と薄くする。

次に、第ＩＥ図に示すように、第２ポリシリコン層５７
の上に、ＣＶＤ法によってシリコン酸化膜５８を堆積す
る。堆積する酸化膜５８の厚みは、約１５００Ａ程度で
ある。

次に、第ＩＦ図に示すように、シリコン酸化膜５８を異
方性エッチングすることによって、第２ポリシリコン層
５７の側部にサイドウォール酸化膜５８ａを形成する。

次に、サイドウォール酸化膜５８ａをマスクにして第２
ポリシリコン層５７に対して異方性エッチングを行なう
（第ＩＧ図）。この異方性エッチングによって、第ＩＧ
図に示すように、４層構造の積層体の両側部には、Ｌ字
形状のサイドウォールポリシリコン層５７ａが形成され
る。サイドウォールポリシリコン層５７ａは、シリコン
窒化膜５４に達する高さを有している。

次に、第１Ｇ図に示す状態でウェットエツチングを行な
う。このウェットエツチングは、たとえばフッ酸系溶液
を用いて行なわれる。このエッチングによって、サイド
ウォールボリシリコン層５７ａから露出している第１ゲ
ート酸化膜５１が除去される。さらに、シリコン窒化膜
５４上のシリコン酸化膜５５、およびサイドウォール酸
化膜５８ａもエッチングによって除去される。この状態
が第ＩＨ図に示されている。

第ＩＨ図に示すように、サイドウォールポリシリコン層
５７ａの下に位置する第１ゲート酸化膜５１の一部はエ
ッチングによって除去される。したがって、図中矢印Ｅ
で示すように、サイドウォールポリシリコン層５７ａの
直下にはアンダカットが形成されている。

次に、第ＩＨ図に示す状態から、熱酸化を行なう。この
熱酸化によって、第１■図に示すように、シリコン基板
５０の主表面上には第２ゲート酸化膜５０ａが形成され
る。また、この熱酸化処理は、サイドウォールボリシリ
コン層５７ａを完全に酸化するまで行なわれる。サイド
ウォールポリシリコン層５７ａが完全に酸化されるとシ
リコン酸化膜５７ｂ（第１Ｉ図）となる。

第ＩＨ図に示す状態において、第１ポリシリコン層５２
は、上方に位置するシリコン窒化膜５４と側方に位置す
るサイドウォールポリシリコン層５７ａとによって囲ま
れて外部雰囲気との流通が遮断されている。したがって
、熱酸化処理の間、第１ポリシリコン層５２に対する酸
化の進行は抑制される。したがって、第ＩＩ図に示すよ
うに、熱酸化が終了した後においても、第１ポリシリコ
ン層５２の側部は良好な形状を維持したままとなる。言
い換えれば、従来の製造方法において見られたような問
題点、すなわち第２ポリシリコン層５２の上方コーナ部
が尖った形状になるということは避けられる。

また、熱酸化によってサイドウォールボリシリコン層５
７ａを完全に酸化しているので、第１ボリシリコン層５
２の上方コーナ部の上に位置する酸化膜の膜厚は十分に
大きい。

第ＩＨ図を参照して、熱酸化処理の前段階においては、
サイドウォールボリシリコン層５７Ｈの直下にアンダカ
ットが形成されている。サイドウォールポリシリコンＪ
Ｗ５７ａのうち、アンダカットの真上に位置する部分は
、側方に突出しておりその上面、側面および下面が露出
している。熱酸化はこの３つの側面から進行する。した
がって、酸化の進行速度が速い。さらに、ポリシリコン
層が酸化されるとその体積は膨張する。第Ｉ！図に示す
ように、サイドウオールポリシリコン層５７ａが完全に
酸化されてシリコン酸化膜５７ｂとなった状態において
は、アンダカットは完全に埋め尽くされる。したがって
、第８Ｄ図に見られたような微細な凹部は存在しない。

第ＩＩ図に示す工程の後、シリコン基板５０上に第３ポ
リシリコン層５９が堆積される（第ＩＪ図）。第３ポリ
シリコン層５９は、エッチングによって所定の形状にパ
ターニングされる（第ＩＫ図）。パターニングされた第
３ポリシリコン層５９は、フラッシュＥＥＰＲＯＭのメ
モリセルのコントロールゲートとなる。

第ＩＫ図に示すように、フローティングゲート（第１ポ
リシリコン層）５２の側部の形状は良好な状態で維持さ
れている。したがって、フローティングゲート５２の上
方コーナ部における電界集中は緩和される。しかも、フ
ローティングゲート５２の上方コーナ部の上に位置する
シリコン酸化膜５７ｂの膜厚は大きい。したがって、フ
ローティングゲート５２とコントロールゲート５９との
間の絶縁耐圧は向上する。

さらに、フローティングゲート５２の側部に形成される
酸化膜５７ｂと第２ゲート酸化膜５０ａとの境界部分に
は四部が形成されていないので、第３ポリシリコン層５
９をエッチングした後にその残渣が残るということはな
い。

なお、以上述べた実施例では、サイドウォールボリシリ
コン層５７ａが完全に酸化される必要があるので、その
膜厚やポリシリコン中の不純物の濃度は、この条件を満
足するように選ばれている。

第２Ａ図〜第２Ｆ図は、フローティングゲートの側部の
形状を良好に保つための他の方法の製造工程を順に示す
断面図である。まず、第２Ａ図を参照して、シリコン基
板６０の上に第１ゲート酸化膜６１を形成し、この第１
ゲート酸化膜６１の上に、パターニングされた第１ポリ
シリコン層６２とシリコン酸化膜６３とシリコン窒化膜
６４との積層体を形成する。第１ポリシリコン層６２は
、フラッシュＥＥＰＲＯＭのメモリセルにおいてフロー
ティングゲートを構成するものである。

次に、第２Ｂ図に示すように、積層体および第１ゲート
酸化膜６１の上に第２ポリシリコン層６５を堆積する。

この第２ポリシリコン層６５に対して異方性のドライエ
ッチングを施すことによって、第１ポリシリコン層６２
とシリコン酸化膜６３とシリコン窒化膜６４との積層体
の側部に第２のポリシリコン層を残余させる（第２Ｃ図
）。この残余した第２ポリシリコン層６５ａをサイドウ
ォールボリシリコン層と呼ぶ。このサイドウォ−ルボリ
シリコン層６５ａは、シリコン窒化膜６４に達する高さ
を有している。

次に、積層体およびサイドウォールポリシリコン層６５
ａをマスクにして、シリコン基板６０上の第１ゲート酸
化膜６１をウェットエッチングする。このエッチングに
よって、マスクから露出している第１ゲート酸化膜が除
去される（第２Ｄ図入次に、ウェットエッチングによっ
て露出したシリコン基板６０の主表面上に、熱酸化法に
よって第２ゲート酸化膜６０ａを形成する（第２Ｅ図）
。

この熱酸化処理よって、サイドウォールボリシリコン層
６５ａも完全に酸化されて酸化膜６５ｂとなる。第１ポ
リシリコン層６２は、シリコン窒化膜６４とサイドウォ
ールポリシリコン層６５ａとによって囲まれて外部雰囲
気との流通が遮断されているので、上記熱酸化処理の際
、第１ポリシリコン層６２に対する酸化の進行は抑制さ
れる。したがって、熱酸化処理が終わった後において、
第１ポリシリコン層６２の側部の形状は良好に保たれる
。

次に、第２Ｆ図に示すように、積層体および第２ゲート
酸化膜６０ａの上に、パターニングされた第３ポリシリ
コン層６６が堆積される。この第３ポリシリコン層６６
は、フラッシュＥＥＰＲＯＭのメモリセルにおいて、コ
ントロールゲートを構成する。

第３Ａ図〜第３Ｇ図は、フローティングゲートの側部の
形状を良好に保つためのさらに他の方法の工程を示す図
である。まず、第３Ａ図を参照して、シリコン基板７０
の上に第１ゲート酸化膜７１を形成し、さらにこの第１
ゲート酸化膜７１の上に、第１ポリシリコン層７２とシ
リコン酸化膜７３とシリコン窒化膜７４とからなるパタ
ーニングされた積層体を形成する。

次に、第３Ｂ図に示すように、軽度の熱酸化によって第
１ポリシリコン層７２の側面に薄い酸化膜７２ａを形成
する。この熱酸化処理は、第１ポリシリコン層７２の側
部形状を良好に保つようにその条件が選ばれなければな
らない。

次に、第３Ｃ図に示すように、積層体および第１ゲート
酸化膜７１の上に、たとえばＣＶＤ法によって窒化膜７
５を堆積する。次に、窒化膜７５に対して異方性のドラ
イエッチングを施すことによって、積層体の両側部に窒
化膜７５を残余させる（第３Ｄ図）。残余した窒化膜７
５ａをサイドウォール窒化膜と呼ぶ。サイドウォール窒
化膜７５ａは、シリコン窒化膜７４に達する高さを有し
ている。

次に、積層体およびサイドウォール窒化膜７５ａをマス
クにしてウェットエッチングを行なうことにより、マス
クから露出している第１ゲート酸化膜７１を除去する（
第３Ｅ図）。

次に、熱酸化処理によってシリコン基板７０の主表面上
に第２ゲート酸化膜７０ａを形成する（第３Ｆ図）。こ
の熱酸化処理の間、第１ポリシリコン層７２はシリコン
窒化膜７４とサイドウォール窒化膜７５ａとによって囲
まれ、外部雰囲気との流通が遮断されているので、第１
ポリシリコン層７２に対する酸化の進行は抑制される。

したがって、第１ポリシリコン層７２の側部形状は良好
に保たれる。

次に、積層体および第２ゲート酸化膜７０ａの上に、パ
ターニングされた第２ポリシリコン層７６が堆積される
（第３Ｇ図）。第２ポリシリコン層７６は、フラッシュ
Ｅ　Ｅ　Ｐ　ＲＯＭのメモリセルにおいて、コントロー
ルゲートを構成する。

なお、前述した各実施例において、ポリシリコン層の代
わりにアモルファスシリコン層を形成してもよい。また
、前述の各実施例は、フラッシュＥＥＦＲＯＭのメモリ
セルを製造するための工程として説明された。しかし、
前述した製造方法は、フラッシュＥ　Ｅ　Ｆ　ＲＯＭに
限らず、その他のデバイスにも適用され得る。要するに
、一方の導体層が他方の導体層の上に乗り上げている構
造を有するデバイスであるならば、前述した製造方法が
有効に適用され得る。

［発明の効果コ 以上のように、この発明によれば、下方に位置する導体
層を形成した後に行なう熱酸化工程のとき、導体層がシ
リコン窒化膜とサイドウオールスベーサとによって囲ま
れて外部雰囲気との流通が遮断されているので、導体層
に対する酸化の進行が抑制される。したがって、導体層
の側部の形状は良好に保たれ、導体層のコーナ部におけ
る電界集中は緩和される。

【図面の簡単な説明】

第ＩＡ図、第ＩＢ図、第ＩＣ図、第ＩＤ図、第ＩＥ図、
第ＩＦ図、第ＩＧ図、第ＩＨ図、第ＩＩ図、第ＩＪ図お
よび第・ＩＫ図は、この発明に従った製造工程の一例を
順に示す断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図お
よび第２Ｆ図は、この発明に従った製造工程の他の例を
順に示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図および第３Ｇ図は、この発明に従った製造工程
のさらに他の例を順に示す断面図である。 第４図は、ＥＥＰＲＯＭのブロック図である。 第５図は、フラッシュＥＥＦＲＯＭの１つのメモリセル
に対応する等価回路図である。第６図は、第５図に示さ
れたメモリセルを用いた４ビット構成の場合の等価回路
図である。 第７図は、フラッシュＥＥＰＲＯＭの１つのメモリセル
の断面図である。 第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図お
よび第８Ｆ図は、第７図に示した構造のメモリセルを製
造するための従来の工程を順に示す断面図である。 図において、５０はシリコン基板、５０ａは第２ゲート
酸化膜、５１は第１ゲート酸化膜、５２は第１ポリシリ
コン層、５３はシリコン酸化膜、５４はシリコン窒化膜
、５５はシリコン酸化膜、５６はフォトレジスト、５７
は第２ポリシリコン層、５７ａはサイドウオールボリシ
リコン層、５８はシリコン酸化膜、５８ａはサイドウオ
ール酸化膜、５９は第３ポリシリコン層を示す。 なお、各図において、同一の番号は同一または相当の要
素を示す。

Claims (1)

1. 【特許請求の範囲】 一方の導体層が他方の導体層の上に乗り上げている構造
   を有している半導体装置の製造方法であって、 基板の主表面上に第１酸化膜を形成する工程と、前記第
   １酸化膜の上に第１導体層を形成する工程と、 前記第１導体層の上に第２酸化膜を形成する工程と、 前記第２酸化膜の上に窒化膜を形成する工程と、前記窒
   化膜と第２酸化膜と第１導体層とをマスクを用いてエッ
   チングすることによって所定の形状にパターニングする
   工程と、 パターニングされた前記窒化膜と第２酸化膜と第１導体
   層との積層体の側部に、前記窒化膜に達する高さを有し
   絶縁膜となるべきサイドウォールスペーサを形成する工
   程と、 前記積層体およびサイドウォールスペーサをマスクにし
   て前記第１酸化膜をウェットエッチングすることによっ
   て、マスクから露出している第１酸化膜を除去する工程
   と、 前記ウェットエッチングによって露出した前記基板の主
   表面上に、熱酸化法によって第３酸化膜を形成する工程
   と、 前記積層体およびサイドウォールスペーサの上に第２導
   体層を形成する工程と、 を備える、半導体装置の製造方法。