JPH02230869A - ゲインコントロール回路 - Google Patents
ゲインコントロール回路Info
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- JPH02230869A JPH02230869A JP1051396A JP5139689A JPH02230869A JP H02230869 A JPH02230869 A JP H02230869A JP 1051396 A JP1051396 A JP 1051396A JP 5139689 A JP5139689 A JP 5139689A JP H02230869 A JPH02230869 A JP H02230869A
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- Japan
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
- H04N25/7013—Line sensors using abutted sensors forming a long line
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
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- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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- H04N1/401—Compensating positionally unequal response of the pick-up or reproducing head
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/61—Noise processing, e.g. detecting, correcting, reducing or removing noise the noise originating only from the lens unit, e.g. flare, shading, vignetting or "cos4"
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像読取り装置におけるシエーデイング補正
回路等に用いられるゲインコントール回路に関する。
回路等に用いられるゲインコントール回路に関する。
従来の技術
従来、例えばシェーデイング補正回路ではデジタル／ア
ナログ変換器（Ｄ／Ａコンバータ）を用い、各読取り画
素毎のゲインをコントロールすることが、よく行われて
いる。
ナログ変換器（Ｄ／Ａコンバータ）を用い、各読取り画
素毎のゲインをコントロールすることが、よく行われて
いる。
第５図は、その代表例を示すもので、Ｄ／Ａコンバータ
ｌに入力される入力信号ＶＩＮは各ライン毎の画信号に
先立ち、黒基準零レベルを検出するための、所定幅の黒
基準部を持つアナログ信号であり、抵抗Ｒ３を介して電
流Ｉいとして＋Ｖ ｐ １１ ｐ端子に入力される。−
ＶＲＥＦ端子は抵抗Ｒ．を介して接地されている。この
ようなＤ／Ａコンバータ１の出力も電流Ｉ。ＵＴとして
出力される。電流Ｉ。Ｕ’Ｔ側は抵抗Ｒ．により接地さ
れている。また、出力電流■。Ｕ↑は帰還抵抗Ｒ４、基
準抵抗Ｒ．を有するオペアンブ２に入力され、その電流
一電圧変換作用により、電圧Ｖ。ｕｔに変換されて出力
される。
ｌに入力される入力信号ＶＩＮは各ライン毎の画信号に
先立ち、黒基準零レベルを検出するための、所定幅の黒
基準部を持つアナログ信号であり、抵抗Ｒ３を介して電
流Ｉいとして＋Ｖ ｐ １１ ｐ端子に入力される。−
ＶＲＥＦ端子は抵抗Ｒ．を介して接地されている。この
ようなＤ／Ａコンバータ１の出力も電流Ｉ。ＵＴとして
出力される。電流Ｉ。Ｕ’Ｔ側は抵抗Ｒ．により接地さ
れている。また、出力電流■。Ｕ↑は帰還抵抗Ｒ４、基
準抵抗Ｒ．を有するオペアンブ２に入力され、その電流
一電圧変換作用により、電圧Ｖ。ｕｔに変換されて出力
される。
ここに、出力電圧ｖ ｏｕｔは、例えばＤ／Ａコンバー
タｌに対する８ビットＢｌ （＝ＭＳＢ）〜Ｂ８ （
＝ＬＳＢ）のゲインコントロール信号Ｖｃによって可変
制御される．例えば、第６図に示す回路の場合、第７図
に実線で示すような出力特性を持っており、ゲインコン
トロール信号Ｖｃの８ビット全てがＨレベルの時には“
１”、全てがＬレベルの時には゜“１／２５５”となる
ものであり、１７２５５〜ｌの間で１７２ ５ ５ステ
ップでゲインコントロールし得ることになる。
タｌに対する８ビットＢｌ （＝ＭＳＢ）〜Ｂ８ （
＝ＬＳＢ）のゲインコントロール信号Ｖｃによって可変
制御される．例えば、第６図に示す回路の場合、第７図
に実線で示すような出力特性を持っており、ゲインコン
トロール信号Ｖｃの８ビット全てがＨレベルの時には“
１”、全てがＬレベルの時には゜“１／２５５”となる
ものであり、１７２５５〜ｌの間で１７２ ５ ５ステ
ップでゲインコントロールし得ることになる。
ところが、このような回路では、実線で示すような初期
時の状態に対し、同図中に破線で示すような零ドリフト
があり、このようなドソフトにつれて出力電圧Ｖ。Ｕ丁
も変動してしまう。特に、オペアンプ２のオフセット電
流による変動は、調整によっては取除くことができない
ものである．このようなことから、例えば第８図に示す
ように・・、Ｄ／Ａコンバータ１の出力電流Ｉ。ｕＴを
＋Ｖ，一Ｖ間に接続した可変抵抗ＶＲ，に接続してなる
抵抗Ｒ．を介して出力電圧Ｖ。ｕアを得るようにしたも
のもある（日本シグネティックス株式会社、１９８６／
１１／１４発行の『リニアデータマニュアルＪＩＶｏｌ
２ ５−１１１，１１２，１２１，１２２参照）。こ
れは、初期時において、零ドリフトが生じていたら、ド
リフトを相殺する方向に可変抵抗ＶＲ， を調整する
ことにより、零アジャストできるというものである。
時の状態に対し、同図中に破線で示すような零ドリフト
があり、このようなドソフトにつれて出力電圧Ｖ。Ｕ丁
も変動してしまう。特に、オペアンプ２のオフセット電
流による変動は、調整によっては取除くことができない
ものである．このようなことから、例えば第８図に示す
ように・・、Ｄ／Ａコンバータ１の出力電流Ｉ。ｕＴを
＋Ｖ，一Ｖ間に接続した可変抵抗ＶＲ，に接続してなる
抵抗Ｒ．を介して出力電圧Ｖ。ｕアを得るようにしたも
のもある（日本シグネティックス株式会社、１９８６／
１１／１４発行の『リニアデータマニュアルＪＩＶｏｌ
２ ５−１１１，１１２，１２１，１２２参照）。こ
れは、初期時において、零ドリフトが生じていたら、ド
リフトを相殺する方向に可変抵抗ＶＲ， を調整する
ことにより、零アジャストできるというものである。
発明が解決しようとする課題
ところが、第８図方式の場合、初期値に零アジャストは
可能であるが、実際の使用において、環境温度、電源電
圧等の変動によってドリフトが生じた場合には対処でき
ない。
可能であるが、実際の使用において、環境温度、電源電
圧等の変動によってドリフトが生じた場合には対処でき
ない。
この点、例えば高速用でドリフトの少ないＤ／Ａコンバ
ータやオペアンプを用いれば改善し得るが、このような
ものは非常に高価であり、コストアップとなり、好まし
くない。
ータやオペアンプを用いれば改善し得るが、このような
ものは非常に高価であり、コストアップとなり、好まし
くない。
課題を解決するための手段
デジタル／アナログ変換器を用いたゲインコントロール
回路において、前記デジタル／アナログ変換器に対し黒
基準零レベル検知タイミングで黒基準部を持つ入力信号
を入力させゲインを１として黒基準零レベルを検知する
手段を設け、前記黒基準零レベル検知タイミングに前記
デジタル／アナログ変換器の出力を反転増幅して前記デ
ジタル／アナログ変換器の入力に帰還させる反転増幅回
路を設け、前記デジタル／アナログ変換器の入力をバイ
アスするバイアス回路を設けた。・作用 デジタル／アナログ変換器に対し黒基準零レベル検知タ
イミングで黒基準部を持つ入力信号を入力させゲインを
１としてその出力に含まれる黒基準零レベルを検知する
際に、ドリフトが生じていたとすると、そのドリフト分
は反転増幅回路により反転増幅されて、デジタル／アナ
ログ変換器の入力にフィードバックされる。即ち、反転
増幅によりドリフトを相殺する方向に制御され、黒基準
レベルは常に零に保持される。このような反転増幅回路
によるフィードバック制御に際して、デジタル／アナロ
グ変換器の入力はバイアス回路によりバイアスされてい
るので、ドリフトが正負の何れの方向に生じた場合であ
っても、黒基準レベルの零Ｖへの制御が可能となる。
回路において、前記デジタル／アナログ変換器に対し黒
基準零レベル検知タイミングで黒基準部を持つ入力信号
を入力させゲインを１として黒基準零レベルを検知する
手段を設け、前記黒基準零レベル検知タイミングに前記
デジタル／アナログ変換器の出力を反転増幅して前記デ
ジタル／アナログ変換器の入力に帰還させる反転増幅回
路を設け、前記デジタル／アナログ変換器の入力をバイ
アスするバイアス回路を設けた。・作用 デジタル／アナログ変換器に対し黒基準零レベル検知タ
イミングで黒基準部を持つ入力信号を入力させゲインを
１としてその出力に含まれる黒基準零レベルを検知する
際に、ドリフトが生じていたとすると、そのドリフト分
は反転増幅回路により反転増幅されて、デジタル／アナ
ログ変換器の入力にフィードバックされる。即ち、反転
増幅によりドリフトを相殺する方向に制御され、黒基準
レベルは常に零に保持される。このような反転増幅回路
によるフィードバック制御に際して、デジタル／アナロ
グ変換器の入力はバイアス回路によりバイアスされてい
るので、ドリフトが正負の何れの方向に生じた場合であ
っても、黒基準レベルの零Ｖへの制御が可能となる。
実施例
本発明の一実施例を第１図ないし第３図に基づいて説明
する。第６図ないし第８図で示した部分と同一部分は同
一符号を用いて示す。本実施例では、Ｄ／Ａコンバータ
ｌ１オペアンプ２の入・出力間に反転増幅回路としての
反転ホールド回路３を抵抗Ｒ，，Ｒ，を介してフィード
バック接続するとともに、Ｄ／Ａコンバータｌの入力に
対し前記反転ホールド回路３とＯＲ的にバイアス回路４
を接続したものである。ここに、前記反転ホールド回路
３はオペアンブ５とその人・出力間に接続した帰還抵抗
Ｒ１．と、１ライン以上電圧を保持するためのコンデン
サＣ，とからなる。この反転ホールド回路３はＤ／Ａコ
ンバータｌを主体として構成される黒基準零レベル検出
手段による黒基準零レベル検知タイミングにのみ動作さ
せるため、この黒基準零レベル検出時のタイミング信号
ＤＳにより動作するアナログスイッチ６がオペアンブ５
の入力に対して介在されている。また、バイアス回路４
はＤ／Ａコンバータｌの動作点を常に正に保つためのも
のであり、可変抵抗ＶＲ，抵抗Ｒ Ｉ ＋、を含み十Ｖ
電源を備えてなる。
する。第６図ないし第８図で示した部分と同一部分は同
一符号を用いて示す。本実施例では、Ｄ／Ａコンバータ
ｌ１オペアンプ２の入・出力間に反転増幅回路としての
反転ホールド回路３を抵抗Ｒ，，Ｒ，を介してフィード
バック接続するとともに、Ｄ／Ａコンバータｌの入力に
対し前記反転ホールド回路３とＯＲ的にバイアス回路４
を接続したものである。ここに、前記反転ホールド回路
３はオペアンブ５とその人・出力間に接続した帰還抵抗
Ｒ１．と、１ライン以上電圧を保持するためのコンデン
サＣ，とからなる。この反転ホールド回路３はＤ／Ａコ
ンバータｌを主体として構成される黒基準零レベル検出
手段による黒基準零レベル検知タイミングにのみ動作さ
せるため、この黒基準零レベル検出時のタイミング信号
ＤＳにより動作するアナログスイッチ６がオペアンブ５
の入力に対して介在されている。また、バイアス回路４
はＤ／Ａコンバータｌの動作点を常に正に保つためのも
のであり、可変抵抗ＶＲ，抵抗Ｒ Ｉ ＋、を含み十Ｖ
電源を備えてなる。
このような構成において、第２図のタイミングチャート
を参照して動作を説明する。まず、Ｄ／Ａコンバータ１
に対する入力信号Ｖ１Ｎは各ライン毎の画信号に先立つ
所定タイミングで黒基準部を持つアナログ画信号である
。これに対応し、黒基準レベルを検出するためのタイミ
ング信号ＤＳはこの黒基準部の幅と等しいか又はそれ以
下の狭い幅を持つ信号である。そして、このタイミング
信号ＤＳがＬレベルなる黒基準レベル検出時には、Ｄ／
Ａコンバータｌに対するゲインコントロール信号Ｖｃの
８ビットは全てＨでゲインが１なる状態に制御される。
を参照して動作を説明する。まず、Ｄ／Ａコンバータ１
に対する入力信号Ｖ１Ｎは各ライン毎の画信号に先立つ
所定タイミングで黒基準部を持つアナログ画信号である
。これに対応し、黒基準レベルを検出するためのタイミ
ング信号ＤＳはこの黒基準部の幅と等しいか又はそれ以
下の狭い幅を持つ信号である。そして、このタイミング
信号ＤＳがＬレベルなる黒基準レベル検出時には、Ｄ／
Ａコンバータｌに対するゲインコントロール信号Ｖｃの
８ビットは全てＨでゲインが１なる状態に制御される。
このようなタイミング制御の下、今、第２図中に示すよ
うに、黒基準レベル検知タイミングに、出力電圧Ｖ。Ｕ
Ｔに正のドリフトが生じたとする。
うに、黒基準レベル検知タイミングに、出力電圧Ｖ。Ｕ
Ｔに正のドリフトが生じたとする。
このような状況でタイミング信号ＤＳによりアナログス
イッチ６がオンすると、反転ホールド回路３が動作可能
となり、オペアンブ２出力によりコンデンサＣ１ に電
流が流れる。これは、オペアンプ５により反転増幅され
るため、オペアンブ５のＡ点のエラー電圧出力ＶＥＲＲ
は負の電圧となる。
イッチ６がオンすると、反転ホールド回路３が動作可能
となり、オペアンブ２出力によりコンデンサＣ１ に電
流が流れる。これは、オペアンプ５により反転増幅され
るため、オペアンブ５のＡ点のエラー電圧出力ＶＥＲＲ
は負の電圧となる。
このエラー電圧出力Ｖ Ｅ Ｒ Ｒが抵抗Ｒ．を介して
Ｄ／Ａコンバータ１の＋Ｖ Ｒ Ｅ Ｆ端子にフィード
バックされる。つまり、反転増幅されたものであり、正
のドリフトを相殺する方向に作用し、黒基準レベルは零
Ｖに制御される。これにより、そのラインについての黒
基準レベルが零Ｖに維持され、これに基づき、各読取り
画素毎のゲインコントロールに供される。このような黒
基準零レベル検知後の、１ライン画信号が入力されるタ
イミングでは、第２図中に示すように、その読取り画素
位置に応じてゲインコントロール信号Ｖｃの状＠（Ｂｌ
〜Ｂ８なる８ビット）が適宜制御されてシェーデイング
補正されることになる。
Ｄ／Ａコンバータ１の＋Ｖ Ｒ Ｅ Ｆ端子にフィード
バックされる。つまり、反転増幅されたものであり、正
のドリフトを相殺する方向に作用し、黒基準レベルは零
Ｖに制御される。これにより、そのラインについての黒
基準レベルが零Ｖに維持され、これに基づき、各読取り
画素毎のゲインコントロールに供される。このような黒
基準零レベル検知後の、１ライン画信号が入力されるタ
イミングでは、第２図中に示すように、その読取り画素
位置に応じてゲインコントロール信号Ｖｃの状＠（Ｂｌ
〜Ｂ８なる８ビット）が適宜制御されてシェーデイング
補正されることになる。
ところで、出力電圧Ｖ。ＵＴに生じ得るドリフトは、正
のドリフトとは限らず負のドリフトの場合もある。この
場合、仮にバイアス回路４がないとすると、第３図（ｂ
）に示ｒ人・出力特性からも判るように、入力電圧ＶＩ
Ｎが負でも出力電圧Ｖ。ＵＴは本来の黒基準零レベルの
場合と同じく零Ｖとなり、ドリフトを生じていないと等
価な状態になってしまい、制御できない。しかるに、本
実施例にあっては、バイアス回路４を設けてＤ／Ａコン
バータｌの入力側を常に正バイアスし、第３図（ａ）に
示すように、入力電圧ｖＩＮが零Ｖの場合にも出力電圧
Ｖ。ＵＴに正の電圧を生ずるようにしているので、入力
電圧Ｖ Ｏｉが多少負となり負のドリフトを生じた場合
であっても、そのドリフト検出・制御が可能となる。こ
のようなバイアス量は可変抵抗ＶＲ，、抵抗Ｒ Ｉ ＋
により最適となるよう、適宜調整される。
のドリフトとは限らず負のドリフトの場合もある。この
場合、仮にバイアス回路４がないとすると、第３図（ｂ
）に示ｒ人・出力特性からも判るように、入力電圧ＶＩ
Ｎが負でも出力電圧Ｖ。ＵＴは本来の黒基準零レベルの
場合と同じく零Ｖとなり、ドリフトを生じていないと等
価な状態になってしまい、制御できない。しかるに、本
実施例にあっては、バイアス回路４を設けてＤ／Ａコン
バータｌの入力側を常に正バイアスし、第３図（ａ）に
示すように、入力電圧ｖＩＮが零Ｖの場合にも出力電圧
Ｖ。ＵＴに正の電圧を生ずるようにしているので、入力
電圧Ｖ Ｏｉが多少負となり負のドリフトを生じた場合
であっても、そのドリフト検出・制御が可能となる。こ
のようなバイアス量は可変抵抗ＶＲ，、抵抗Ｒ Ｉ ＋
により最適となるよう、適宜調整される。
このように、本実施例によれば、外乱による変動等があ
っても、黒基準レベルが常に零■に保持されるので、良
好なるシェーディング補正が可能となり、良好なる画像
読取りを行うことができる。
っても、黒基準レベルが常に零■に保持されるので、良
好なるシェーディング補正が可能となり、良好なる画像
読取りを行うことができる。
また、Ｄ／Ａコンバータ１やオペアンプ２にドリリフト
が許容されるので、これらの部品として安価なものを用
いることができ、低コストとなる。
が許容されるので、これらの部品として安価なものを用
いることができ、低コストとなる。
？お、電流一電圧変換用のオペアンブ２に代えて、第４
図に示すように、Ｄ／ＡコンバータｌのＩＯＵ丁端子と
接地との間に抵抗Ｒ ｌ ｌを接続し、このＩｏり丁端
子を直接出力端子としてアナログスイッチ６側に接続す
るようにしてもよい。
図に示すように、Ｄ／ＡコンバータｌのＩＯＵ丁端子と
接地との間に抵抗Ｒ ｌ ｌを接続し、このＩｏり丁端
子を直接出力端子としてアナログスイッチ６側に接続す
るようにしてもよい。
また、第５図に示すように、第１図構成と極性を異なら
せてもよい。即ち、入力信号ＶＩＮをＤ／Ａコンバータ
１の−■■，に入力させ、Ｉ ＯＬ＋Ｔを出力とし、か
つ、バイアス回路４の電源を＋Ｖから−■に代えたもの
である。このような構成によれば、信号の極性が反転さ
れて、−■。Ｕ７となるが、第１図の場合と正負極性が
異なるだけであり、動作的には同様となる。なお、コン
デンサＣ１ に有極性のものを用いた場合であれば、第
１図の場合とは逆極性となる． 発明の効果 本発明は、上述したように、黒基準零レベル検知タイミ
ングでデジタル／アナログ変換器の出力を反転増幅して
デジタル／アナログ変換器の入力に帰還させる反転増幅
回路を設けたので、デジタル／アナログ変換器に外乱等
に起因するドリフトがあっても反転増幅回路によるドリ
フト検出・反転フィードバック制御により、黒基準レベ
ルを常に零Ｖに保持でき、安定したゲインコントロール
動作を行わせることができ、特に、デジタル／アナログ
変換器の入力に対しバイアス回路を設けて、このような
反転増幅回路によるフィードバック制御に際して、デジ
タル／アナログ変換器の入力をバイアスしているので、
ドリフトが正負の何れの方向に生じた場合であっても、
黒基準レベルの零Ｖへの制御が可能となり、よって、デ
ジタル／アナログ変換器等としてはドリフトが許容し得
るものとなり、安価なものを使用できる。
せてもよい。即ち、入力信号ＶＩＮをＤ／Ａコンバータ
１の−■■，に入力させ、Ｉ ＯＬ＋Ｔを出力とし、か
つ、バイアス回路４の電源を＋Ｖから−■に代えたもの
である。このような構成によれば、信号の極性が反転さ
れて、−■。Ｕ７となるが、第１図の場合と正負極性が
異なるだけであり、動作的には同様となる。なお、コン
デンサＣ１ に有極性のものを用いた場合であれば、第
１図の場合とは逆極性となる． 発明の効果 本発明は、上述したように、黒基準零レベル検知タイミ
ングでデジタル／アナログ変換器の出力を反転増幅して
デジタル／アナログ変換器の入力に帰還させる反転増幅
回路を設けたので、デジタル／アナログ変換器に外乱等
に起因するドリフトがあっても反転増幅回路によるドリ
フト検出・反転フィードバック制御により、黒基準レベ
ルを常に零Ｖに保持でき、安定したゲインコントロール
動作を行わせることができ、特に、デジタル／アナログ
変換器の入力に対しバイアス回路を設けて、このような
反転増幅回路によるフィードバック制御に際して、デジ
タル／アナログ変換器の入力をバイアスしているので、
ドリフトが正負の何れの方向に生じた場合であっても、
黒基準レベルの零Ｖへの制御が可能となり、よって、デ
ジタル／アナログ変換器等としてはドリフトが許容し得
るものとなり、安価なものを使用できる。
第１図は本発明の一実施例を示す回路図、第２図はタイ
ミングチャート、第３図は特性図、第４図は変形例を示
す回路図、第５図は異なる変形例を示す回路図、第６図
は従来例を示す回路図、第７図はその回路のゲイン特性
図、第８図は改良された従来例を示す回路図である。 ｌ・・・デジタル／アナログ変換器、３・・・反転増幅
回路、４・・・バイアス回路
ミングチャート、第３図は特性図、第４図は変形例を示
す回路図、第５図は異なる変形例を示す回路図、第６図
は従来例を示す回路図、第７図はその回路のゲイン特性
図、第８図は改良された従来例を示す回路図である。 ｌ・・・デジタル／アナログ変換器、３・・・反転増幅
回路、４・・・バイアス回路
Claims (1)
- デジタル／アナログ変換器を用いたゲインコントロール
回路において、前記デジタル／アナログ変換器に対し黒
基準零レベル検知タイミングで黒基準部を持つ入力信号
を入力させゲインを１として黒基準零レベルを検知する
手段を設け、前記黒基準零レベル検知タイミングで前記
デジタル／アナログ変換器の出力を反転増幅して前記デ
ジタル／アナログ変換器の入力に帰還させる反転増幅回
路を設け、前記デジタル／アナログ変換器の入力をバイ
アスするバイアス回路を設けたことを特徴とするゲイン
コントロール回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051396A JPH02230869A (ja) | 1989-03-03 | 1989-03-03 | ゲインコントロール回路 |
| US07/487,302 US5115327A (en) | 1989-03-03 | 1990-03-02 | Gain control circuit for use in shading compensation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051396A JPH02230869A (ja) | 1989-03-03 | 1989-03-03 | ゲインコントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230869A true JPH02230869A (ja) | 1990-09-13 |
Family
ID=12885783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051396A Pending JPH02230869A (ja) | 1989-03-03 | 1989-03-03 | ゲインコントロール回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5115327A (ja) |
| JP (1) | JPH02230869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0345081A (ja) * | 1989-07-13 | 1991-02-26 | Nec Corp | ドリフト補正回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424537A (en) * | 1990-08-13 | 1995-06-13 | Howtek, Inc. | Calibrated color scanner |
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