JPH02231652A - トレース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラム・デバッグ装置、ロジック・ア
ナライザなどで用いられるトレース装置に関するもので
ある． 〔従来の技術〕 第３図は従来のトレース装置を示すブロック図である．
図において、１はクロックを発生させるクロック発生回
路であり、２は入力端子より入力された入力信号を内部
基準値と比較してデータ信号を生成するコンパレー夕で
ある。３はこのコンパレータ２からのデータ信号を前記
クロック発生回路１からのクロックに従ってサンプリン
グするサンプリング回路、４は前記コンパレータ２から
のデータ信号が、あらかじめ設定されたトレース停止条
件の論理パターンに一致したことを検出してトリガ信号
Ｔを発生するトリガコンビネーション回路である． ５は前記サンプリング回路３によってサンブリングされ
たデータ信号を、クロック発生回路１からのクロックに
従って逐次書き込んでゆき、トレースデータを蓄積する
トレースメモリである。６は前記クロック発生回路ｌか
らのクロックによってインクリメントされて、前記トレ
ースメモリ５へのデータ信号書き込みのためのアドレス
を生成するアドレス発生回路であり、７はこのアドレス
発生回路６からの書き込み用のアドレスと、図示を省略
した中央処理装置（以下、ＣＰＵという）からの読み取
り用のアドレスの一方を選択してトレースメモリ５に供
給するアドレス選択回路である．８は前記トリガコンビ
ネーション回路４からのトリガ信号Ｔに応動して、前記
トレースメモリ５へのデータ信号の書き込みを停止させ
るトレース停止信号ＴＳＰを発生させるトレース停止制
御回路である． 次に動作について説明する．まず、リセット信号『溺を
ローレベルにしてアドレス発生回路６をクリアし、トレ
ース用のアドレスを“０”にする．次いで、スタート信
号ＳＴをローレベルにしてトレース停止制御回路８のト
レース停止信号ＴＳＰをローレベルにすることによって
、トレースメモリ５を書き込み可能状態とする。ここで
、コンパレータ２に入力端子より入力信号が入力される
と、コンパレータ２はその入力信号を内部基準値と比較
する。コンバレータ２はその比較の結果、例えば入力信
号が内部基準値より高ければハイレベル、低いければロ
ーレベルとする２値のデータ信号に変換してサンプリン
グ回路３に入力する。

サンプリング回路３はこのデータ信号をクロック発生回
路ｌからのクロックに従ってサンプリングしており、前
記クロック発生回路１がクロックを発生させる都度、そ
の時のデータ信号をトレースメモリ５へ送る．この時、
アドレス選択回路７の信号ＳＬはハイレベルであり、ア
ドレス発生回路６が発生するアドレスがトレースメモリ
５に与えられているため、前記クロックの発生時に同時
に、トレースメモリ５は送られてきたデータ信号をアド
レス発生回路６からのアドレスに従って書き込む．アド
レス発生回路６はクロック発生回路１からのクロックを
計数して発生するアドレスをインクリメントしており、
従って、トレースメモリ５では各サンプリング毎のデー
タ信号が次々に新たなアドレスに書き込まれ、トレース
データが蓄積されてゆく． また、コンバレータ２からのデータ信号はトリガコンビ
ネーション回路４へも入力されており、トリガコンビネ
ーション回路４では、入力されたこのデータ信号とあら
かじめ設定されたトレース停止条件の論理パターンとの
一致検出を行っている。トリガコンビネーション回路４
はデータ信号と論理パターンとが一致したことを検出す
ると、トリガ信号Ｔを生成してトレース停止制御回路８
へ送出する．トレース停止制御回路８はこのトリガ信号
Ｔを受け取ると、即刻あるいは所定時間経過後にトレー
ス停止信号ＴＳＰをハイレベルにしてトレースメモリ５
へのデータ信号の書き込みを禁止する．これによってト
レースメモリ５にはトレース停止信号ＴＳＰが発生する
までのトレースデータが蓄積される． トレースメモリ５に蓄積されたトレースデータを読み出
す場合、ＣＰＵは信号ＲＤおよび信号ＣＳをローレベル
にするとともに、アドレス選択回路７に読み取り用のア
ドレスを供給する．これによってトレースメモリ５は信
号罰および信号商がローレベルになって読み出し可能な
状態となり、アドレス選択回路７は信号■がローレベル
となってＣＰＵからの読み取り用のアドレスがトレース
メモリ５に供給されるようになる．従って、トレースメ
モリ５に蓄積されていたトレースデータはＣＰＵによっ
て読み出される． 〔発明が解決しようとする課題〕 従来のトレース装置は以上のように構成されているので
、トリガコンビネーション回路４に設定された１つの論
理パターンによるトレース停止条件でしかトレースでき
ず、従って、異なる複数のトレース停止条件によるトレ
ースデータを得るためには複数のトレース装置が必要と
なるという問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、１装置で異なる複数のトレース停止条件によ
るトレースデータが得られるトレース装置を得ることを
目的とする． 〔課題を解決するための手段〕 この発明に係るトレース装置は、複数のトレースメモリ
をサンプリング回路に並列に接続し、その各々に個別に
トレース停止制御回路を接続するとともに、複数のトリ
ガコンビネーション回路の各々に独立にトレース停止条
件の論理パターンを設定し、該トリガコンビネーション
回路の各々を対応するトレースメモリに接続されている
トレース停止制御回路にそれぞれ接続したものである．
〔作　用〕 この発明における各トリガコンビネーション回路には、
それぞれ独立にトレース停止条件の論理パターンが設定
されており、各トリガコンビネーション回路は入力され
たデータ信号がそれに設定されている論理パターンに一
致したことを検出すると、対応するトレース停止制御回
路にトリガ信号を送ってトレース停止信号を発生させ、
対応するトレースメモリの書き込みを停止させることに
より、各トレースメモリ毎に所定のトレース停止条件に
よるトレースデータの蓄積を可能にする．〔実施例〕 以下、この発明の一実施例を図について説明する．第１
図において、１はクロック発生回路、２はコンパレータ
、３はサンプリング回路、６はアドレス発生回路、７は
アドレス選択回路であり、第３図に同一符号を付した従
来のそれらと同一あるいは相当部分であるため詳細な説
明は省略する． ４１．４２はそれぞれに互いに異なるトレース停止条件
の論理パターンが設定され、前記コンパレータ２からの
データ信号がそれぞれに設定された論理パターンに一致
したことを検出してトリガ信号Ｔを発生するトリガコン
ビネーション回路である．５１．５２は前記サンプリン
グ回路３にそれぞれ並列に接続され、サンプリングされ
たデータ信号をクロック発生回路１からのクロックに従
って逐次書き込んでゆくことによってトレースデ一夕を
蓄積するトレースメモリである．８１．８２は対応する
トリガコンビネーション回路４１あるいは４２からのト
リガ信号Ｔに応動して、対応するトレースメモリ５１あ
るいは５２へのデータ信号の書き込みを停止させるトレ
ース停止信号ＴＳＰＩもしくは五蕗を発生させるトレー
ス停止制御回路である．これらは、いずれも従来のトリ
ガコンビネーション回路４、トレースメモリ５、および
トレース停止制御回路８に相当するものである．９はト
レースデータの読み出し時に、前記２つのトレースメモ
リ５１．５２のいずれからトレースデータを読み出すか
を措定するメモリ選択回路である． 次に動作について説明する．ここで、第２図はトレース
時の各信号の時間関係を示すタイミングチャートである
．まず、トリガコンビネーション回路４１および４２の
それぞれに、互いに異なったトレース停止条件の論理パ
ターンをあらかじめ設定しておく．次に、従来の場合と
同様にして、リセット信号ＲＥＳＥＴをローレベルにし
てアドレス発生回路６のアドレスを“０″にし、さらに
スタート信号評をローレベルにしてトレース停止制御回
路８１．８２からのトレース停止信号而および羽をロー
レベルにし、トレースメモリ５ｌおよび５２を書き込み
可能な状態とする．ここで、コンパレータ２に入力端子
より入力信号が入力されると、コンバレータ２はその入
力信号を内部基準値と比較して、それをハイレベルとロ
ーレベルの２値のデータ信号に変換してサンプリング回
路３に入力する．サンプリング回路３はこのデータ信号
をクロック発生回路１からのクロックに従ってサンプリ
ングしてトレースメモリ５１．５２へ送る．クロック発
生回路１がクロックを発生する度にトレースメモリ５１
および５２は送られてきたデータ信号を、アドレス発生
回路６から送られてくるアドレスに従って順次書き込ん
でトレースデータを蓄積してゆく． また、コンパレータ２からのデータ信号はトリガコンビ
ネーション回路４１および４２へも入力されて、あらか
じめ設定されたトレース停止条件の論理パターンとの一
致検出が行われている．ここで、例えばトリガコンビネ
ーション回路４１において入力されたデータ信号が設定
された論理パターンと一致したことが検出されると、ト
リガコンビネーション回路４１よりトレース停止制御回
路８ｌヘトリガ信号Ｔが送出される．トレース停止制御
回路８１はこのトリガ信号Ｔを受け取ると、即刻あるい
は所定時間経過後にトレース停止信号ＴＳＰＩをハイレ
ベルにしてトレースメモリ５１へのデータ信号の書き込
みを禁止する。これによってトレースメモリ５１にはト
レース停止信号ＴＳＰＩが発生するまでのトレースデー
タが蓄積される．この時、トリガコンビネーション回路
４２では入力されたデータ信号と設定された論理パター
ンとは一致していないので、トリガコンビネーション回
路４２からはトリガ信号Ｔは送出されず、トレースメモ
リ５２ではそのままサンプリング回路３からのデータ信
号の書き込みが継続される．トリガコンビネーション回
路４２でデータ信号と論理パターンとの一致が検出され
ると、トリガコンビネーション回路４２からのトリガ信
号Ｔによって、トレース停止制御回路８２からのトレー
ス停止信号ＴＳＰ２が即刻あるいは所定時間経過後にハ
イレベルとなり、トレースメモリ５２へのデータ信号の
書き込みが禁止される．これによってトレース停止信号
ＴＳＰ２が発生するまでのトレースデータがトレースメ
モリ５２に蓄積される．トレースメモリの一方、例えば
トレースメモリ５１より蓄積されているトレースデータ
を読み出す場合、ＣＰＵはメモリ選択回路９を動作させ
てその信号面をローレベルにするとともに、信号ＲＯを
ローレベルにする．これによってトレースメモリ５ｌは
信号■および信号百がローレベルになって読み出し可能
な状態となる．従って、アドレス選択回路７を介して読
み取り用のアドレスをトレースメモリ５１．５２に与え
れば、トレースメモリ５ｌに蓄積されていたトレースデ
ータを読み出すことができる．また、他方のトレースメ
モリ５２に蓄積されたトレースデータを読み出す時も同
様で、その場合、メモリ選択回路９はＣＰＵの起動によ
って信号ＣＳ２２をローレベルにすることによりトレー
スメモリ５２の信号ＣＳ２をローレベルにする． なお、上記実施例では、トレースメモリ、トレース停止
制御回路、およびトリガコンビネーション回路をそれぞ
れ２つずつ設けたものを示したが、３つずつあるいはそ
れ以上であってもよく、上記実施例と同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば、複数のトレースメモ
リをサンプリング回路に並列に接続し、それぞれに対応
して設けられたトリガコンビネーション回路に各々独立
に設定されたトレース停止条件の論理パターンによって
、各トレースメモリのトレース停止を制御するように構
成したので、１装置で異なる複数のトレース停止条件に
よるトレースデータを得ることのできるトレース装置が
得られる効果がある．

【図面の簡単な説明】

第１図はこの発明の一実施例によるトレース装置を示す
ブロック図、第２図はトレース時の各信号の時間関係を
示すタイミングチャート、第３図は従来のトレー・ス装
置を示すブロック図である．３はサンプリング回路、４
１．４２はトリガコンヒネーシジン回路、５１．５２は
トレースメモリ、８１．８２はトレース停止制御回路．
なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 第 図

Claims (1)

【特許請求の範囲】
1. 　サンプリング回路によってサンプリングしたデータ信
   号をトレースメモリに逐次書き込み、前記データ信号が
   あらかじめ設定されたトレース停止条件の論理パターン
   と一致したことを検出したトリガコンビネーション回路
   からのトリガ信号に従って、トレース停止制御回路より
   トレース停止信号を発生させて、前記トレース停止信号
   に基づいて前記トレースメモリへのデータ信号の書き込
   みを停止させるトレース装置において、複数の前記トレ
   ースメモリを前記サンプリング回路に並列に接続すると
   ともに、前記トレースメモリのそれぞれに前記トレース
   停止制御回路を個別に接続し、それぞれ独立に前記トレ
   ース停止条件の論理パターンが設定された複数の前記ト
   リガコンビネーション回路を、対応する前記トレースメ
   モリに接続された前記トレース停止制御回路にそれぞれ
   接続したことを特徴とするトレース装置。