JPS6020250A - プログラムデイレイトレ−ス方式 - Google Patents
プログラムデイレイトレ−ス方式Info
- Publication number
- JPS6020250A JPS6020250A JP58128830A JP12883083A JPS6020250A JP S6020250 A JPS6020250 A JP S6020250A JP 58128830 A JP58128830 A JP 58128830A JP 12883083 A JP12883083 A JP 12883083A JP S6020250 A JPS6020250 A JP S6020250A
- Authority
- JP
- Japan
- Prior art keywords
- information
- trace
- program
- memory bus
- recording
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はプログラムトレース装置に係り、特に所定条件
が成立してから所定期間経過する迄、記録を禁止するプ
ログラムディレィトレース方式に関す。
が成立してから所定期間経過する迄、記録を禁止するプ
ログラムディレィトレース方式に関す。
〜） 技術の背景
情報処理システムに使用されるプログラムを検証する為
に、該プログラムを情報処理システムの、主記憶装置に
格納して中央処理装置により実行させ、実行の際に中央
処理装置が主記憶装置との間で転送するアドレス、デー
タ或いは制御信号等の各種情報を記録するプログラムト
レース装置が使用される。
に、該プログラムを情報処理システムの、主記憶装置に
格納して中央処理装置により実行させ、実行の際に中央
処理装置が主記憶装置との間で転送するアドレス、デー
タ或いは制御信号等の各種情報を記録するプログラムト
レース装置が使用される。
（Ｃ） 従来技術と問題点
第１図は従来あるプログラムトレース方式の一例を示す
図である。第１図において、中央処理装置１はメモリバ
ス２により主記憶装置３に接続され、メモリバス２を介
して主記憶装置３にアドレス或いは制御信号を送り、格
納されているプログラム或いはデータを順次抽出して実
行し、実行結。
図である。第１図において、中央処理装置１はメモリバ
ス２により主記憶装置３に接続され、メモリバス２を介
して主記憶装置３にアドレス或いは制御信号を送り、格
納されているプログラム或いはデータを順次抽出して実
行し、実行結。
果をメモリバス２を介して主記憶装置３に格納する。メ
モリバス２にはプログラムトレース装置４が接続されて
いる。プログラムトレース装置４は、メモリバス２を介
して伝達される各種情報を蓄積するバッファレジスタ４
１と、該情報が特定アドレス領域内か否か、或いは書込
み・読出し等の特定の制御条件に合致するか否か等の所
定のトレース条件の成立を判定するトレース条件判定回
路４２と、トレース条件判定回路４２から条件成立を通
知された場合にバッファレジスタ４１に蓄積されている
情報をプログラムトレース用メモリ４４に記録するトレ
ースメモリ制御回路４３とを具備している。今トレース
条件判定回路４２の判定するトレース条件として、中央
処理装置１が主記憶装置３のアドレスＸにアクセスした
後、アドレスＡにアクセスする場合にメモリバス２を介
して伝達される情報をプログラムトレース装置４に記録
させるものとする。トレース条件判定回路４２はメモリ
バス２を介して順次伝達される情報を解析し、アドレス
Ｘが検出されると第一条件成立信号Ｓ１をトレースメモ
リ制御回路４３に伝達する。
モリバス２にはプログラムトレース装置４が接続されて
いる。プログラムトレース装置４は、メモリバス２を介
して伝達される各種情報を蓄積するバッファレジスタ４
１と、該情報が特定アドレス領域内か否か、或いは書込
み・読出し等の特定の制御条件に合致するか否か等の所
定のトレース条件の成立を判定するトレース条件判定回
路４２と、トレース条件判定回路４２から条件成立を通
知された場合にバッファレジスタ４１に蓄積されている
情報をプログラムトレース用メモリ４４に記録するトレ
ースメモリ制御回路４３とを具備している。今トレース
条件判定回路４２の判定するトレース条件として、中央
処理装置１が主記憶装置３のアドレスＸにアクセスした
後、アドレスＡにアクセスする場合にメモリバス２を介
して伝達される情報をプログラムトレース装置４に記録
させるものとする。トレース条件判定回路４２はメモリ
バス２を介して順次伝達される情報を解析し、アドレス
Ｘが検出されると第一条件成立信号Ｓ１をトレースメモ
リ制御回路４３に伝達する。
続いてトレース条件判定回路４２はメモリバス２を介し
て順次伝達される情報を解析し、アドレスＡが検出され
ると第二条件成立信号ｓ２をトレースメモリ制御回路４
３に伝達する。トレースメモリ制御回路４３は第一条件
成立信号Ｓ１を伝達された後、第二条件成立信号Ｓ２が
伝達される度に、バッファレジスタ４１に蓄積される情
報をプログラムトレース用メモリ４４に記録する。
て順次伝達される情報を解析し、アドレスＡが検出され
ると第二条件成立信号ｓ２をトレースメモリ制御回路４
３に伝達する。トレースメモリ制御回路４３は第一条件
成立信号Ｓ１を伝達された後、第二条件成立信号Ｓ２が
伝達される度に、バッファレジスタ４１に蓄積される情
報をプログラムトレース用メモリ４４に記録する。
以上の説明から明らかな如く、従来あるプログラムディ
レィトレース方式においては、トレース条件判定回路４
２がメモリバス２を介して伝達される情報からアドレス
Ｘを検出した後、アドレスＡが検出される総ての情報が
記録される。然し状況によっては、アドレスＸが検出さ
れた時点から所定期間経過した後にアドレスＡが検出さ
れる情報の記録が必要な場合があるが、従来あるプログ
ラムトレース装置４においては、前記所定期間が経過す
る迄記録を禁止することは不可能であり、その間無効情
報を多数記録せざるを得ない欠点があった。
レィトレース方式においては、トレース条件判定回路４
２がメモリバス２を介して伝達される情報からアドレス
Ｘを検出した後、アドレスＡが検出される総ての情報が
記録される。然し状況によっては、アドレスＸが検出さ
れた時点から所定期間経過した後にアドレスＡが検出さ
れる情報の記録が必要な場合があるが、従来あるプログ
ラムトレース装置４においては、前記所定期間が経過す
る迄記録を禁止することは不可能であり、その間無効情
報を多数記録せざるを得ない欠点があった。
（ｄｌ 発明の目的
本発明の目的は、前述の如き従来あるプログラムトレー
ス方式の欠点を除去し、所要期間が経過する迄の無効情
報の記録を禁止する手段を実現することに在る。
ス方式の欠点を除去し、所要期間が経過する迄の無効情
報の記録を禁止する手段を実現することに在る。
（Ｑ） 発明の構成
この目的は、中央処理装置が主記憶装置との間でメモリ
バスを介して転送する情報を記録するプログラムトレー
ス装置において、前記メモリバスを介して伝達される前
記情報を解析するトレース条件判定回路と所定期間の経
過を計測する時限回路とを設け、前記トレース条件判定
回路が前記解析の結果所定条件の成立を検出して前記時
限回路を起動し、該時限回路が前記所定期間の経過を検
出する迄、前記情報の記録を禁止することにより達成さ
れる。
バスを介して転送する情報を記録するプログラムトレー
ス装置において、前記メモリバスを介して伝達される前
記情報を解析するトレース条件判定回路と所定期間の経
過を計測する時限回路とを設け、前記トレース条件判定
回路が前記解析の結果所定条件の成立を検出して前記時
限回路を起動し、該時限回路が前記所定期間の経過を検
出する迄、前記情報の記録を禁止することにより達成さ
れる。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるプログラムディレィト
レース方式を示す図であり、第３図は第２図における記
録過程を示す図である。第２図においては、プログラム
トレース装置４１内に所定期間Ｔの経過を計測する時限
回路４５が設けられている。第２図および第３図におい
て、中央処理装置１がメモリバス２を介して主記憶装置
３との間で転送する前記各種情報は、バッファレジスタ
４１に順次蓄積されると共に、トレース条件判定回路４
２に伝達される。トレース条件判定回路４２はメモリバ
ス２を介して順次伝達される情報を解析し、時点ｔ１に
アドレスＸが検出されると第一条件成立信号Ｓ１を時限
回路４５に伝達する。第一条件成立信号ｓｌを伝達され
た時限回路４５は計時を開始し、所定期間Ｔ経過したこ
とを検出した時点ｔ２に第一条件成立信号ｓｌをトレー
スメモリ制御回路４３に伝達する。時点ｔ１以後トレー
ス条件判定回路４２はメモリバス２を介して順次伝達さ
れる情報を解析し、アドレスＡが検出されるとトレース
メモリ制御回路４３に第二条件成立信号Ｓ２を伝達する
が、トレースメモリ制御回路４３は時限回路４５から第
一条件成立信号ｓｌを伝達されぬ限り、プログラムトレ
ース用メモリ４４に対する情報の記録は行わない。トレ
ースメモリ制御回路４３は時点ｔ２に第一条件成立信号
ｓｌを伝達されると、以後トレース条件判定回路４２か
ら第二条件成立信号Ｓ２を伝達される度に、バッファレ
ジスタ４１に蓄積されている情報をプログラムトレース
用メモリ４４に格納する。
レース方式を示す図であり、第３図は第２図における記
録過程を示す図である。第２図においては、プログラム
トレース装置４１内に所定期間Ｔの経過を計測する時限
回路４５が設けられている。第２図および第３図におい
て、中央処理装置１がメモリバス２を介して主記憶装置
３との間で転送する前記各種情報は、バッファレジスタ
４１に順次蓄積されると共に、トレース条件判定回路４
２に伝達される。トレース条件判定回路４２はメモリバ
ス２を介して順次伝達される情報を解析し、時点ｔ１に
アドレスＸが検出されると第一条件成立信号Ｓ１を時限
回路４５に伝達する。第一条件成立信号ｓｌを伝達され
た時限回路４５は計時を開始し、所定期間Ｔ経過したこ
とを検出した時点ｔ２に第一条件成立信号ｓｌをトレー
スメモリ制御回路４３に伝達する。時点ｔ１以後トレー
ス条件判定回路４２はメモリバス２を介して順次伝達さ
れる情報を解析し、アドレスＡが検出されるとトレース
メモリ制御回路４３に第二条件成立信号Ｓ２を伝達する
が、トレースメモリ制御回路４３は時限回路４５から第
一条件成立信号ｓｌを伝達されぬ限り、プログラムトレ
ース用メモリ４４に対する情報の記録は行わない。トレ
ースメモリ制御回路４３は時点ｔ２に第一条件成立信号
ｓｌを伝達されると、以後トレース条件判定回路４２か
ら第二条件成立信号Ｓ２を伝達される度に、バッファレ
ジスタ４１に蓄積されている情報をプログラムトレース
用メモリ４４に格納する。
以上の説明から明らかな如く、本実施例によれば、プロ
グラムトレース装置４′はトレース条件判定回路４２が
メモリバス２を介して伝達される情報からアドレスＸを
検出した時点ｔ１から所定期間Ｔ経過する時点ｔ２迄は
情報の記録を禁止する為、無効情報がプログラムトレー
ス用メモリ４４に記録されることが防止される。
グラムトレース装置４′はトレース条件判定回路４２が
メモリバス２を介して伝達される情報からアドレスＸを
検出した時点ｔ１から所定期間Ｔ経過する時点ｔ２迄は
情報の記録を禁止する為、無効情報がプログラムトレー
ス用メモリ４４に記録されることが防止される。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えばトレース条件判定回路４２に付与される
トレース条件は例示されるものに限定されることは無く
、所定期間Ｔ経過後はバッファレジスタ４１に蓄積され
る情報を無条件に記録する等地に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。またプ
ログラムトレース装置４゛の構成は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。
過ぎず、例えばトレース条件判定回路４２に付与される
トレース条件は例示されるものに限定されることは無く
、所定期間Ｔ経過後はバッファレジスタ４１に蓄積され
る情報を無条件に記録する等地に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。またプ
ログラムトレース装置４゛の構成は図示されるものに限
定されることは無く、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変らない。
ｔｇ＞ 発明の効果
以上、本発明によれば、前記プログラムトレース装置に
おいて、所要期間経過する迄無効情報の記録が禁止され
、プログラムトレース装置の経済化並びに記録情報の有
効性が向上する。
おいて、所要期間経過する迄無効情報の記録が禁止され
、プログラムトレース装置の経済化並びに記録情報の有
効性が向上する。
第１図は従来あるプログラム１−レース方式の一例を示
す図、第２図は本発明の一実施例によるプログラムディ
レィトレース方式を示す図、第３図は第２図における記
録過程を示す図である。 図において、１は中央処理装置、２はメモリバス、３は
主記憶装置、４および４°はプログラムトレース装置、
４１はバッファレジスタ、４２ばトレース条件判定回路
、４３はトレースメモリ制御回路、４４はプログラムト
レース用メモリ、４５は時限回路、を示ず。 不 ２ 図 早 う 図
す図、第２図は本発明の一実施例によるプログラムディ
レィトレース方式を示す図、第３図は第２図における記
録過程を示す図である。 図において、１は中央処理装置、２はメモリバス、３は
主記憶装置、４および４°はプログラムトレース装置、
４１はバッファレジスタ、４２ばトレース条件判定回路
、４３はトレースメモリ制御回路、４４はプログラムト
レース用メモリ、４５は時限回路、を示ず。 不 ２ 図 早 う 図
Claims (1)
- 中央処理装置が主記憶装置との間でメモリバスを介して
転送する情報を記録するプログラムトレース装置におい
て、前記メモリバスを介して伝達される前記情報を解析
するトレース条件判定回路と、所定期間の経過を計測す
る時限回路とを設け、前記トレース条件判定回路が前記
解析の結果所定条件の成立を検出して前記時限回路を起
動し、該時限回路が前記所定期間の経過を検出する迄、
前記情報の記録を禁止することを特徴とするプログラム
ディレィトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128830A JPS6020250A (ja) | 1983-07-15 | 1983-07-15 | プログラムデイレイトレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128830A JPS6020250A (ja) | 1983-07-15 | 1983-07-15 | プログラムデイレイトレ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020250A true JPS6020250A (ja) | 1985-02-01 |
Family
ID=14994456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128830A Pending JPS6020250A (ja) | 1983-07-15 | 1983-07-15 | プログラムデイレイトレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454547A (en) * | 1987-08-25 | 1989-03-02 | Nec Corp | Information processor with program trace function |
| JP2002065878A (ja) * | 2000-08-24 | 2002-03-05 | Inoac Corp | マスク用紐 |
-
1983
- 1983-07-15 JP JP58128830A patent/JPS6020250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454547A (en) * | 1987-08-25 | 1989-03-02 | Nec Corp | Information processor with program trace function |
| JP2002065878A (ja) * | 2000-08-24 | 2002-03-05 | Inoac Corp | マスク用紐 |
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