JPH02232575A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH02232575A JPH02232575A JP1054287A JP5428789A JPH02232575A JP H02232575 A JPH02232575 A JP H02232575A JP 1054287 A JP1054287 A JP 1054287A JP 5428789 A JP5428789 A JP 5428789A JP H02232575 A JPH02232575 A JP H02232575A
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- JP
- Japan
- Prior art keywords
- test
- circuit
- clock
- input
- output
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 57
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000000630 rising effect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路のテスト回路に関し、特に同期制
御方式の論理集積回路の動作可能最大クレックパルス周
波数テスト（以下スピードテストという．）に用いるテ
スト回路に関する．〔従来の技術〕 同期制御方式の論理集積回路では、定まった間隔テ発生
するクロックパルスにより回路各部が同期をとって動作
する．そのため、第１のクロツクが入力されている第１
のゲートの出力の信号は次段以降のゲートを伝わって、
第２のクロツクがアクティブになる前に第２のクロツク
が入力されている第２のゲートに入力されていなければ
ならない．第１のクロックがアクティブになってから第
２のクロックがアクティブとなるまでの時間が十分にあ
る場合、すなわちクロツクノ｛ルス周波数が低い場合に
は第１のゲートから第２のゲートまで信号が伝播するの
に十分時間があり前記の動作Ｉ文可能だか、クロックパ
ルス周波数が高くなる１こつれで、前記の動作が不可能
になる．前記動作が可能なクロ，クバルス周波数上限を
動作可能最大クｐツクパルス周波数といい、それを調べ
るのを目的としたのがスピードテストである．ところで
、スピードテストは、全てのクロツクが入力されている
ゲートの区間で前記動作が行われることを確認しなくて
も、上記区間のうち第１のゲートの出力が次段以降を伝
わり第２のゲートの入力されるまでに最も時間のかかる
区間（以下クリテイカルパスという）について調べて、
その区間で前記動作が行われていることが確認できれば
、全ての区間で前記動作が行われていることが期待でき
るので、クリティカルバスについてだけ調べればよい。
御方式の論理集積回路の動作可能最大クレックパルス周
波数テスト（以下スピードテストという．）に用いるテ
スト回路に関する．〔従来の技術〕 同期制御方式の論理集積回路では、定まった間隔テ発生
するクロックパルスにより回路各部が同期をとって動作
する．そのため、第１のクロツクが入力されている第１
のゲートの出力の信号は次段以降のゲートを伝わって、
第２のクロツクがアクティブになる前に第２のクロツク
が入力されている第２のゲートに入力されていなければ
ならない．第１のクロックがアクティブになってから第
２のクロックがアクティブとなるまでの時間が十分にあ
る場合、すなわちクロツクノ｛ルス周波数が低い場合に
は第１のゲートから第２のゲートまで信号が伝播するの
に十分時間があり前記の動作Ｉ文可能だか、クロックパ
ルス周波数が高くなる１こつれで、前記の動作が不可能
になる．前記動作が可能なクロ，クバルス周波数上限を
動作可能最大クｐツクパルス周波数といい、それを調べ
るのを目的としたのがスピードテストである．ところで
、スピードテストは、全てのクロツクが入力されている
ゲートの区間で前記動作が行われることを確認しなくて
も、上記区間のうち第１のゲートの出力が次段以降を伝
わり第２のゲートの入力されるまでに最も時間のかかる
区間（以下クリテイカルパスという）について調べて、
その区間で前記動作が行われていることが確認できれば
、全ての区間で前記動作が行われていることが期待でき
るので、クリティカルバスについてだけ調べればよい。
従来の論理集積回路では、集積回路中に存在する実際の
クリティカルバスにおいてスピードテストを行なってい
た．つまり論理集積回路の外部端子にクロックパルスと
、実際のクリテイカルバスにおいて第１のゲートの出力
が第２のクロツクがアクティブになる以前に第２のゲー
トに伝播したか否かを論理集積回路の外部端子の出力か
ら判定できるように工夫した信号パターンとを外部端子
に入力し、外部端子の出力を観測し出力期待値と出力を
照合することにより、スピードテストを行なっていた． 〔発明が解決しようとする課題〕 上述した従来の論理集積回路では、スピードテスト用の
入力信号バタンを作成するのに多くの人手と時間を必要
とし、また、スピードテスト用の入力信号パタンは長大
なものとなるので、スピードテスト自体にも多くの時間
が必要となる欠点がある。
クリティカルバスにおいてスピードテストを行なってい
た．つまり論理集積回路の外部端子にクロックパルスと
、実際のクリテイカルバスにおいて第１のゲートの出力
が第２のクロツクがアクティブになる以前に第２のゲー
トに伝播したか否かを論理集積回路の外部端子の出力か
ら判定できるように工夫した信号パターンとを外部端子
に入力し、外部端子の出力を観測し出力期待値と出力を
照合することにより、スピードテストを行なっていた． 〔発明が解決しようとする課題〕 上述した従来の論理集積回路では、スピードテスト用の
入力信号バタンを作成するのに多くの人手と時間を必要
とし、また、スピードテスト用の入力信号パタンは長大
なものとなるので、スピードテスト自体にも多くの時間
が必要となる欠点がある。
本発明のテスト回路は、論理集積回路の外部端子である
テスト入力端子と、テスト入力端子から信号を入力する
第１のクロックをゲート入力とする第１のトランスファ
ゲートと、第」のトランスファゲートの出力を入力とす
る遅延回路と、遅延回路の出力を入力とする第２のクロ
ックをゲート入力とする第２のトランスファゲートと、
テスト入力端子からの信号と第２のトランスファゲート
の出力を入力とする一致検出回路と、一致検出回路の出
力を出力とする論理集積回路の外部端子であるテスト出
力端子を有している。
テスト入力端子と、テスト入力端子から信号を入力する
第１のクロックをゲート入力とする第１のトランスファ
ゲートと、第」のトランスファゲートの出力を入力とす
る遅延回路と、遅延回路の出力を入力とする第２のクロ
ックをゲート入力とする第２のトランスファゲートと、
テスト入力端子からの信号と第２のトランスファゲート
の出力を入力とする一致検出回路と、一致検出回路の出
力を出力とする論理集積回路の外部端子であるテスト出
力端子を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である，テスト入力
端子１は論理集積回路の外部端子として設けらｈており
、第１のクロックφ１をゲート入力とする第１のトラン
スファゲート２へはテスト入力端子１から信号が入力さ
れる．第１のトランスファゲート２の出力を入力とする
遅延回路３は、論理集積回路中の実際のクリティカルバ
スと同一の回路で構成されており、かつクリティカルバ
スを信号が伝播できるよう回路は制御されている．なお
、本実施例では遅延回路３の入，出力で論理が変わらず
、共に正論理である．遅延回路３の出力は第２のクロッ
クφ２をゲート入力とする第２のトランスファゲート４
に入力される．第２のトランスファゲート４の出力は一
致検出回路５へ入力される．一致検出回路５のもう一方
の入力はテスト入力端子１より直接入力される．一致検
出回路５の出力は論理集積回路の外部端子であるテスト
出力端子６により論理集積回路の外部に圧力される．こ
こで上述のテスト回路はテスト回路として専用に設ける
．第３図は本実施例の回路を動作させたときのタイミン
グチャートであり、図中チャート左側の数字は第１図中
の数字に対応しており、例えば第３図２のタイミングチ
ャートは第１図２の出力を表わす．本実施例を用いたス
ピードテストについて述べる．測定対象の論理集積回路
にはクロックパルスを入力しておく。その上でテスト入
力端子１に第３図１で示す入力信号バタンを入力する。
端子１は論理集積回路の外部端子として設けらｈており
、第１のクロックφ１をゲート入力とする第１のトラン
スファゲート２へはテスト入力端子１から信号が入力さ
れる．第１のトランスファゲート２の出力を入力とする
遅延回路３は、論理集積回路中の実際のクリティカルバ
スと同一の回路で構成されており、かつクリティカルバ
スを信号が伝播できるよう回路は制御されている．なお
、本実施例では遅延回路３の入，出力で論理が変わらず
、共に正論理である．遅延回路３の出力は第２のクロッ
クφ２をゲート入力とする第２のトランスファゲート４
に入力される．第２のトランスファゲート４の出力は一
致検出回路５へ入力される．一致検出回路５のもう一方
の入力はテスト入力端子１より直接入力される．一致検
出回路５の出力は論理集積回路の外部端子であるテスト
出力端子６により論理集積回路の外部に圧力される．こ
こで上述のテスト回路はテスト回路として専用に設ける
．第３図は本実施例の回路を動作させたときのタイミン
グチャートであり、図中チャート左側の数字は第１図中
の数字に対応しており、例えば第３図２のタイミングチ
ャートは第１図２の出力を表わす．本実施例を用いたス
ピードテストについて述べる．測定対象の論理集積回路
にはクロックパルスを入力しておく。その上でテスト入
力端子１に第３図１で示す入力信号バタンを入力する。
するとテスト回路の各部分の信号レベルはそれぞれ第３
図２〜６の様に変化する。
図２〜６の様に変化する。
ここで遅延回路３，第２のトランスファゲート４，一致
検出回路５，テスト出力端子６の出力の変化のし方には
２種類あり、それぞれ第３図ａ３，ａｔｌａｓとｂｘ，
ｂ４．ｂｓで示す。第３図ａｓ＋ａｔ＋ａ，の場合は、
第１のクロックの立上りから第２のクロックの立下りま
でに遅延回路３を信号が伝播できた場合である。第３図
１）＄＋ ｂ４＋ ｂ５の場合は伝播できなかった場合
である。遅延回路３は論理集積回路中の実際のクリティ
カルバスと同じ回路構成であり、つまり同じ信号伝播遅
延時間であることが同一チップ上の同回路に対しては集
積回路の性質上期待できるので、上述の２つの場合の前
者は第１のクロックの立上りから第２のクロックの立下
りまでにクリティカルバスを信号が伝播できることに、
後者は伝播できないことに相当する．２つの場合のいず
れであるかは、テスト出力端子６を観測し、第３図ａｌ
ｌの変化をするならば前者の場合であり、第３図ｂ，の
変化をするならば後者の場合であると判定できる．従っ
て、テスト入力端子１に第３図１で示す入力信号バタン
を入力し、テスト出力端子６の出力を観測するテストを
、クロックパルス周波数を変えて繰り返せば、スピード
テストが行える。
検出回路５，テスト出力端子６の出力の変化のし方には
２種類あり、それぞれ第３図ａ３，ａｔｌａｓとｂｘ，
ｂ４．ｂｓで示す。第３図ａｓ＋ａｔ＋ａ，の場合は、
第１のクロックの立上りから第２のクロックの立下りま
でに遅延回路３を信号が伝播できた場合である。第３図
１）＄＋ ｂ４＋ ｂ５の場合は伝播できなかった場合
である。遅延回路３は論理集積回路中の実際のクリティ
カルバスと同じ回路構成であり、つまり同じ信号伝播遅
延時間であることが同一チップ上の同回路に対しては集
積回路の性質上期待できるので、上述の２つの場合の前
者は第１のクロックの立上りから第２のクロックの立下
りまでにクリティカルバスを信号が伝播できることに、
後者は伝播できないことに相当する．２つの場合のいず
れであるかは、テスト出力端子６を観測し、第３図ａｌ
ｌの変化をするならば前者の場合であり、第３図ｂ，の
変化をするならば後者の場合であると判定できる．従っ
て、テスト入力端子１に第３図１で示す入力信号バタン
を入力し、テスト出力端子６の出力を観測するテストを
、クロックパルス周波数を変えて繰り返せば、スピード
テストが行える。
第２図は本発明の第２の実施例の回路図である。
第１の実施例と概ね同じであり、異なるのは第２のトラ
ンスファゲート４の出力がφ２と共にＡＮＤに入力され
、その出力がＲＳフリップフロップ７に入力され、ＲＳ
フリップフロップ７のもう一方の入力にはテスト入力端
子１からの入力と第１のクロックφ１とを入力とするＡ
ＮＤの出力が入力さｈ，ＲＳフリップフロップ７の出力
８が一致検出回路５に入力されるという点である。第４
図は本実施例の回路のタイミングチャートであり、図の
見方は第１の実施例と同様である。
ンスファゲート４の出力がφ２と共にＡＮＤに入力され
、その出力がＲＳフリップフロップ７に入力され、ＲＳ
フリップフロップ７のもう一方の入力にはテスト入力端
子１からの入力と第１のクロックφ１とを入力とするＡ
ＮＤの出力が入力さｈ，ＲＳフリップフロップ７の出力
８が一致検出回路５に入力されるという点である。第４
図は本実施例の回路のタイミングチャートであり、図の
見方は第１の実施例と同様である。
次に本実施例を用いたスピードテストについて説明する
。測定対象の論理集積回路にクロックパルスを入力して
おく。その上で第１の実施例と同じ入力信号バタンとテ
スト入力端子１に与える。
。測定対象の論理集積回路にクロックパルスを入力して
おく。その上で第１の実施例と同じ入力信号バタンとテ
スト入力端子１に与える。
すると、テスト回路の各部分の信号レベルは第４図２〜
６，８の様に変化する。ここで遅延回路３、第２のトラ
ンスファゲート４，一致検出回路５，テスト出力端子６
，ＲＳフリップフロップ７の出力の変化のし方には２種
類あり、それぞれ第４図のａＨ＋ ａＨ＋ ａＨ＋
ａｘｅとｂｚｓ＋ ｂ２４＊ ｂｚ５ｔｂａｔで示
す．第４図８ ２＊ｒ ＆ ，４ｒ ａ ２Ｓｎ ａ
ｔ＆の場合は、第１のクロックの立上りから第２のクロ
ックの立上りまで遅延回路３を信号が伝播できた場合で
ある。第４図ｂｘ３ｅ ｔ）２１＋ ｂｚｓ＋ ｂａｇ
の場合は伝播できなかった場合である。遅延回路３は論
理集積回路中の実際のクリティカルバスに対し、第１の
実施例と同様な意味をもつので、上述の２つの場合の前
者は第１のクロックの立上りから第２のクロックの立上
りまでにクリティカルバスを信号が伝播できることに、
後者はできないことに相当する．２つの場合のいずれで
あるかは第１の実施例と同様にして第４図ａｚｓの変化
ならば前者の場合であり、第４図ｂｔｓの変化ならば後
者の場合であると判定できる．従ってテスト入力端子１
に第４図１に示す入力信号パタンを入力し、テスト出力
端子６の出力を観測するテストなクロックパルス周波数
を変えて繰り返せば、スピードテストが行える。本実施
例では、第１のクロックの立上りから、第１の実施例で
は第２のクロックの立下りまでであったが、ＲＳフリッ
プフＧｌｙブをテスト回路に追加したことにより、第２
のクロックの立上りまでの信号伝播についてテストでき
るという利点がある． 〔発明の効果〕 以上説明したように本発明は、専用のテスト用回路を追
加することにより、非常に短く単純な入力信号バタンに
よるスピードテストを実施でき、その結果入力信号バタ
ンの作成に費される人手と時間を削減でき、またスピー
ドテスト自体の時間も削減できる効果がある．
６，８の様に変化する。ここで遅延回路３、第２のトラ
ンスファゲート４，一致検出回路５，テスト出力端子６
，ＲＳフリップフロップ７の出力の変化のし方には２種
類あり、それぞれ第４図のａＨ＋ ａＨ＋ ａＨ＋
ａｘｅとｂｚｓ＋ ｂ２４＊ ｂｚ５ｔｂａｔで示
す．第４図８ ２＊ｒ ＆ ，４ｒ ａ ２Ｓｎ ａ
ｔ＆の場合は、第１のクロックの立上りから第２のクロ
ックの立上りまで遅延回路３を信号が伝播できた場合で
ある。第４図ｂｘ３ｅ ｔ）２１＋ ｂｚｓ＋ ｂａｇ
の場合は伝播できなかった場合である。遅延回路３は論
理集積回路中の実際のクリティカルバスに対し、第１の
実施例と同様な意味をもつので、上述の２つの場合の前
者は第１のクロックの立上りから第２のクロックの立上
りまでにクリティカルバスを信号が伝播できることに、
後者はできないことに相当する．２つの場合のいずれで
あるかは第１の実施例と同様にして第４図ａｚｓの変化
ならば前者の場合であり、第４図ｂｔｓの変化ならば後
者の場合であると判定できる．従ってテスト入力端子１
に第４図１に示す入力信号パタンを入力し、テスト出力
端子６の出力を観測するテストなクロックパルス周波数
を変えて繰り返せば、スピードテストが行える。本実施
例では、第１のクロックの立上りから、第１の実施例で
は第２のクロックの立下りまでであったが、ＲＳフリッ
プフＧｌｙブをテスト回路に追加したことにより、第２
のクロックの立上りまでの信号伝播についてテストでき
るという利点がある． 〔発明の効果〕 以上説明したように本発明は、専用のテスト用回路を追
加することにより、非常に短く単純な入力信号バタンに
よるスピードテストを実施でき、その結果入力信号バタ
ンの作成に費される人手と時間を削減でき、またスピー
ドテスト自体の時間も削減できる効果がある．
第１図は本発明の第１の実施倒の回路図、第２図は本発
明の第２の実施例の回路図、第３図および第４図はそれ
ぞれ第１図，第２図の回路のタイミング図である． １・・・・・・テスト入力端子、２・・・・・・第１の
トランスファゲート、３・・・・・・遅延回路、４・・
・・・・第２のトランスファゲート、５・・・・・・一
致検出回路、６・・・・・・テスト出力端子、７・・・
・・・ＲＳフリップフロップ、８・・・・・・ＲＳフリ
ップフロップの出力。 代理人 弁理士 内 原 晋 芥 図 φｌ γ！ 茅 井 γ２ 図 閏
明の第２の実施例の回路図、第３図および第４図はそれ
ぞれ第１図，第２図の回路のタイミング図である． １・・・・・・テスト入力端子、２・・・・・・第１の
トランスファゲート、３・・・・・・遅延回路、４・・
・・・・第２のトランスファゲート、５・・・・・・一
致検出回路、６・・・・・・テスト出力端子、７・・・
・・・ＲＳフリップフロップ、８・・・・・・ＲＳフリ
ップフロップの出力。 代理人 弁理士 内 原 晋 芥 図 φｌ γ！ 茅 井 γ２ 図 閏
Claims (1)
- 第１のクロックをゲート入力とする第１のトランスファ
ゲートの出力を被測定回路に入力し、被測定回路の出力
を第２のクロックをゲート入力とする第２のトランスフ
ァゲートへの入力とし、前記第１のトランスファゲート
への入力と前記第２のトランスファゲートの出力とを入
力とする一致検出回路を有することを特徴とする論理集
積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054287A JPH02232575A (ja) | 1989-03-06 | 1989-03-06 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054287A JPH02232575A (ja) | 1989-03-06 | 1989-03-06 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232575A true JPH02232575A (ja) | 1990-09-14 |
Family
ID=12966349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054287A Pending JPH02232575A (ja) | 1989-03-06 | 1989-03-06 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578938A (en) * | 1994-06-27 | 1996-11-26 | Nec Corporation | Semiconductor integrated circuit having a clock skew test circuit |
-
1989
- 1989-03-06 JP JP1054287A patent/JPH02232575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578938A (en) * | 1994-06-27 | 1996-11-26 | Nec Corporation | Semiconductor integrated circuit having a clock skew test circuit |
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