JPS6316276A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6316276A JPS6316276A JP61160261A JP16026186A JPS6316276A JP S6316276 A JPS6316276 A JP S6316276A JP 61160261 A JP61160261 A JP 61160261A JP 16026186 A JP16026186 A JP 16026186A JP S6316276 A JPS6316276 A JP S6316276A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- test
- supplied
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
本発明は半導体集積回路であって、論理回路と発振回路
とパルス信号発生回路とレジスタ回路とを有することに
より、ダイナミックファンクションテストを可能とする
。
とパルス信号発生回路とレジスタ回路とを有することに
より、ダイナミックファンクションテストを可能とする
。
本発明は半導体集積回路に関し、複数の組合せ回路及び
順序回路で構成された論理回路を有りる半導体集積回路
に関する。
順序回路で構成された論理回路を有りる半導体集積回路
に関する。
従来より、アンド回路等の組合せ回路及びフリップ７０
ツブ等の順序回路夫々を複数用いて構成した論理回路の
半導体集積回路がある。
ツブ等の順序回路夫々を複数用いて構成した論理回路の
半導体集積回路がある。
上記の半導体集積回路は誤動作なく正常に動作するかど
うかテストする必要がある。
うかテストする必要がある。
（従来の技術〕
従来、上記の半導体集積回路をその製造時にテスタに接
続してテスタの発生するテストデータを半導体集積回路
に供給し、半導体集積回路からテストデータに応じた値
の出力データが得られるかどうかを判定するファンクシ
ョンテストを行なっている。
続してテスタの発生するテストデータを半導体集積回路
に供給し、半導体集積回路からテストデータに応じた値
の出力データが得られるかどうかを判定するファンクシ
ョンテストを行なっている。
上記の如きファンクションテストには、’ｒｓ体集積回
路にテストデータを供給して充分時間が経過した後出力
データを取り出し、半導体集積回路における論理演算が
正常に行なわれるかどうかを判定するスタティック・フ
ァンクションテストと、半導体集積回路にテストデータ
の各ビットを互いにタイミングを異ならしめて供給し、
半導体集積回路が実動作の動作速度で正常に動作するか
どうかを判定するダイナミック・ファンクションテスト
とがある。
路にテストデータを供給して充分時間が経過した後出力
データを取り出し、半導体集積回路における論理演算が
正常に行なわれるかどうかを判定するスタティック・フ
ァンクションテストと、半導体集積回路にテストデータ
の各ビットを互いにタイミングを異ならしめて供給し、
半導体集積回路が実動作の動作速度で正常に動作するか
どうかを判定するダイナミック・ファンクションテスト
とがある。
半導体集積回路を設計する際にはその回路動作ができる
限り高速となるよう設計が行なわれる。
限り高速となるよう設計が行なわれる。
上記のファンクションテストを行なうテスタにも半導体
集積回路が用いられており、従ってテスタで発生可能な
パルスの繰り返し周波数には限界がある。このため、テ
スタが製造された後開発される半導体集積回路の動作速
度が更に高速であると、テスタでは新たに開発される半
導体集積回路のダイナミック・ファンクションテストで
必要とする高周波数のクロック信号を生成できず、また
、テストデータの各ビットのタイミングを異ならしめる
昂を充分に小さくすることができず、このため実質的に
ダイナミック・ファンクションテストを行なうことがで
きないという問題点があった。
集積回路が用いられており、従ってテスタで発生可能な
パルスの繰り返し周波数には限界がある。このため、テ
スタが製造された後開発される半導体集積回路の動作速
度が更に高速であると、テスタでは新たに開発される半
導体集積回路のダイナミック・ファンクションテストで
必要とする高周波数のクロック信号を生成できず、また
、テストデータの各ビットのタイミングを異ならしめる
昂を充分に小さくすることができず、このため実質的に
ダイナミック・ファンクションテストを行なうことがで
きないという問題点があった。
従って従来の半導体集積回路ではシミュレーションによ
ってしか高速動作の確認が得られなかった。
ってしか高速動作の確認が得られなかった。
本発明はこのような点にかんがみてなされたもので、ダ
イナミックファンクションテストが可能な半導体集積回
路を提供することを目的とする。
イナミックファンクションテストが可能な半導体集積回
路を提供することを目的とする。
本発明になる半導体集積回路は、複数の組合せ回路及び
順序回路で構成された論理回路（１０）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、テスト時に外部よりｆ［ｌ信号を供
給されて所定繰り返し周波数のクロック信号を発生する
発振回路（１７）と、論理回路（１０）を構成する回路
素子と同一の回路素子を用いて構成され、クロック信号
を供給されて互いにタイミングの異なる複数のテストパ
ルス信号及びストローブ信号を所定時間間隔毎に生成す
るパルス信号発生回路（１４）と、ストローブ信号に同
期して外部より入来するテストパターンデータに応じて
複数のテストパルス信号を取り出し論理回路（１０）に
供給するゲート回路（１１）と、 テストパルス信号が供給された論理回路（１０）の複数
の出力信号をストローブ信号が供給されたとき保持し出
力データとして外部に出力するレジスタ回路（１５）と
を有する。
順序回路で構成された論理回路（１０）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、テスト時に外部よりｆ［ｌ信号を供
給されて所定繰り返し周波数のクロック信号を発生する
発振回路（１７）と、論理回路（１０）を構成する回路
素子と同一の回路素子を用いて構成され、クロック信号
を供給されて互いにタイミングの異なる複数のテストパ
ルス信号及びストローブ信号を所定時間間隔毎に生成す
るパルス信号発生回路（１４）と、ストローブ信号に同
期して外部より入来するテストパターンデータに応じて
複数のテストパルス信号を取り出し論理回路（１０）に
供給するゲート回路（１１）と、 テストパルス信号が供給された論理回路（１０）の複数
の出力信号をストローブ信号が供給されたとき保持し出
力データとして外部に出力するレジスタ回路（１５）と
を有する。
（作用〕
本発明においては、発振回路及びパルス信号発生回路夫
々は論理回路と同一の回路素子を用いているため、クロ
ック信号の繰り返し周波数を論理回路の動作速度に応じ
て大とすることができ、かつ、複数のテストパルス信号
のタイミングを論理回路の実動作と同程度に異ならしめ
ることができる。
々は論理回路と同一の回路素子を用いているため、クロ
ック信号の繰り返し周波数を論理回路の動作速度に応じ
て大とすることができ、かつ、複数のテストパルス信号
のタイミングを論理回路の実動作と同程度に異ならしめ
ることができる。
（実施例〕
第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図を示す。
ック系統図を示す。
同図中、１０は論理回路であり、アンド回路。
オア回路等の組合せ回路及びフリップフロップ。
・ カウンタ等の順序回路で構成されており、この論
理回路１０がテスト対象である。
理回路１０がテスト対象である。
この論理回路１０はゲート回路１１のアンド回路１２１
〜１２１夫々よりデータを供給される。
〜１２１夫々よりデータを供給される。
アンド回路１２１〜１２ＴＩ夫々には端子１３１〜１３
１夫々よりの入力データが供給されると共に、後述する
パルス信号発生回路１４よりテストパルス信号が供給さ
れており、アンド回路１２１〜１２Ｔｌ夫々はゲート信
号がＨレベルのとき入力データを論理回路１０に供給す
る。
１夫々よりの入力データが供給されると共に、後述する
パルス信号発生回路１４よりテストパルス信号が供給さ
れており、アンド回路１２１〜１２Ｔｌ夫々はゲート信
号がＨレベルのとき入力データを論理回路１０に供給す
る。
論理回路１０の出力するデータはｍ個のフリップ７０ツ
ブで構成されたレジスタ回路１５に供給され、ストロー
ブ信号の入来時に各７リツプ７０ツブに保持され、端子
１６１〜１６ｍ夫々より出力される。なお、レジスタ回
路１５の各７リツプフロツプは通常動作時に論理回路１
０の一部をなし、テスト時に接続を切換えられてレジス
タを構成するものであっても良い。
ブで構成されたレジスタ回路１５に供給され、ストロー
ブ信号の入来時に各７リツプ７０ツブに保持され、端子
１６１〜１６ｍ夫々より出力される。なお、レジスタ回
路１５の各７リツプフロツプは通常動作時に論理回路１
０の一部をなし、テスト時に接続を切換えられてレジス
タを構成するものであっても良い。
発振回路１７は、第２図に示す如き、リング発振回路で
ある。同図中、奇数個のナンド回路１８１〜１８．はル
ープを構成しており、端子１９より■ １ルベルのル制御信号を供給されたとぎ、発振して端子
２０より所定周波数のクロック信号を出力する。このク
ロック信号はパルス信号発生回路１４に供給される。
ある。同図中、奇数個のナンド回路１８１〜１８．はル
ープを構成しており、端子１９より■ １ルベルのル制御信号を供給されたとぎ、発振して端子
２０より所定周波数のクロック信号を出力する。このク
ロック信号はパルス信号発生回路１４に供給される。
ナンド回路１８１〜１８１は論理回路１０を構成するナ
ンド回路と同一構成であるため、ナンド回路１８１〜１
８１の動作速ＩＦ！（遅延時間）に応じたクロック信号
の繰り返し周波数ｔよ、論理回路１０の動作速度が高速
である程高周波数となる。
ンド回路と同一構成であるため、ナンド回路１８１〜１
８１の動作速ＩＦ！（遅延時間）に応じたクロック信号
の繰り返し周波数ｔよ、論理回路１０の動作速度が高速
である程高周波数となる。
これによって、後述のテストパルス信号のパルス幅はダ
イナミック・ファンクションテストを充分に行なえる程
度に小さくすることができる。
イナミック・ファンクションテストを充分に行なえる程
度に小さくすることができる。
パルス信号発生回路１４はｆｅ！回路１７よりのクロッ
ク信号と、端子１９よりの制御信号を供給されて、所定
時間間隔毎にテストパルス信号及びストローブ信号を生
成するものであり、その一部は例えば第３図に承り如き
構成である。
ク信号と、端子１９よりの制御信号を供給されて、所定
時間間隔毎にテストパルス信号及びストローブ信号を生
成するものであり、その一部は例えば第３図に承り如き
構成である。
第３図において、端子２５に入来する第４図（Ａ）に示
す如きクロック信号は１ｉ１ｖｃ接続されたＤ形フリッ
プ７０ツブ２６＋ 、２６ｚ ｅ’ ２６３ 。
す如きクロック信号は１ｉ１ｖｃ接続されたＤ形フリッ
プ７０ツブ２６＋ 、２６ｚ ｅ’ ２６３ 。
２６４夫々で順次１７２分周され、フリップフロップ２
６＋ 、２６２．２６ｓ 、２６ａ夫々は第４図＜８）
、（Ｃ）、（Ｄ）、（Ｅ）夫々に示す信号を出力する。
６＋ 、２６２．２６ｓ 、２６ａ夫々は第４図＜８）
、（Ｃ）、（Ｄ）、（Ｅ）夫々に示す信号を出力する。
また、端子２７にはテスト時にのみＨレベルのｔ、１１
１１１信号が入来する。
１１１信号が入来する。
ｔｊＪｌｌｌ信号がＨレベルであるとき、アンド回路２
８はクロック信号、制御信号及びフリップ７０ツブ２６
２．２６ｇ 、２６ａ夫々の出力より１６クロツクサイ
クル毎に第４図（Ｆ）に示す如きテストパルス信号を生
成し、オア回路２９を介して端子３ｏより出力する。ま
た、アンド回路３１は＆１１御信３及びフリップフロッ
プ２６＋ 、２６２ 、 ．２６３．２６４夫々の出力
より１６クロツクサイクル毎に第４図（Ｇ）に示す如き
テストパルス信号を生成し、オア回路３２を介して端子
３３より出力する。アンド回路３４はクロック信Ｑ、＆
’１ｌｌｌ信号及びフリップ７０ツブ２６＋ 、 ２６
２ 、２６３ 。
８はクロック信号、制御信号及びフリップ７０ツブ２６
２．２６ｇ 、２６ａ夫々の出力より１６クロツクサイ
クル毎に第４図（Ｆ）に示す如きテストパルス信号を生
成し、オア回路２９を介して端子３ｏより出力する。ま
た、アンド回路３１は＆１１御信３及びフリップフロッ
プ２６＋ 、２６２ 、 ．２６３．２６４夫々の出力
より１６クロツクサイクル毎に第４図（Ｇ）に示す如き
テストパルス信号を生成し、オア回路３２を介して端子
３３より出力する。アンド回路３４はクロック信Ｑ、＆
’１ｌｌｌ信号及びフリップ７０ツブ２６＋ 、 ２６
２ 、２６３ 。
２６４夫々の反転出力より１６クロツクサイクル毎に第
４図（Ｈ）に示すストローブ信号を生成し、端子３５よ
り出力する。更に、アンド回路３７は制御信号及びフリ
ップ７０ツブ２６４の出ツノより１６クロツクサイクル
毎に第４図（Ｅ）に示すテストパルス信号を得、オア回
路３８を介して端子３９より出力する。
４図（Ｈ）に示すストローブ信号を生成し、端子３５よ
り出力する。更に、アンド回路３７は制御信号及びフリ
ップ７０ツブ２６４の出ツノより１６クロツクサイクル
毎に第４図（Ｅ）に示すテストパルス信号を得、オア回
路３８を介して端子３９より出力する。
ｖ制御信号がＬレベルの場合つまり通常動作時には、オ
ア回路２９．３２．３５．３８夫々はＨレベル出力とな
る。第４図（Ｅ）、（Ｆ）、（Ｇ）夫々に示す如きテス
トパルス信号はゲート回路群１１のアンド回路１２１〜
１２１に供給され、第４図（Ｈ）に示す如きストローブ
信号はレジスタ回路１５に供給されると共に、端子４０
から出力される。
ア回路２９．３２．３５．３８夫々はＨレベル出力とな
る。第４図（Ｅ）、（Ｆ）、（Ｇ）夫々に示す如きテス
トパルス信号はゲート回路群１１のアンド回路１２１〜
１２１に供給され、第４図（Ｈ）に示す如きストローブ
信号はレジスタ回路１５に供給されると共に、端子４０
から出力される。
また、例えばオア回路２９の出力信号を入力端子が共通
接続されたアンド回路を通して端子３０より出力するこ
とにより第４図（Ｆ）に示すテストパルス信号をアンド
回路の遅延時間分だけ遅延さゼることができ、このよう
にして各テストパルス信号のタイミングを論理回路の実
動作に対応して任意に可変することができる。
接続されたアンド回路を通して端子３０より出力するこ
とにより第４図（Ｆ）に示すテストパルス信号をアンド
回路の遅延時間分だけ遅延さゼることができ、このよう
にして各テストパルス信号のタイミングを論理回路の実
動作に対応して任意に可変することができる。
上記の論理回路１０．ゲート回路１１．パルス信号発生
回路１４．レジスタ回路１５１発振回路１７夫々は全て
単一の半導体集積回路４１として形成されている。
回路１４．レジスタ回路１５１発振回路１７夫々は全て
単一の半導体集積回路４１として形成されている。
上記の半導体集積回路４１のテストを行なう場合にはテ
スタ５０が接続される。
スタ５０が接続される。
テスタ５０のコントローラ５１はＨレベルの制御信号を
発生し、端子１９より発振回路１７．パルス信号発生回
路１４夫々に供給する。これによってパルス信号発生回
路１４が発生したストローブ信号が端子４０よりコント
ローラ５１に供給される。
発生し、端子１９より発振回路１７．パルス信号発生回
路１４夫々に供給する。これによってパルス信号発生回
路１４が発生したストローブ信号が端子４０よりコント
ローラ５１に供給される。
コントローラ５１は上記ストローブ信号に同期してテス
タ・メモリ５２をアクセスし、テスタ・メモ・す５２よ
りｎビットのテストパターンデータが順次読み出される
。このテストパターンデータはアドレス毎にビットパタ
ーンが異なっている。
タ・メモリ５２をアクセスし、テスタ・メモ・す５２よ
りｎビットのテストパターンデータが順次読み出される
。このテストパターンデータはアドレス毎にビットパタ
ーンが異なっている。
テストパターンデータはドライバ５３で所定レベルに増
幅されて半導体集積回路４１の端子１３１〜１３１に夫
々供給される。このテストパターンデータはゲート回路
群１１内のアン下回路１２１〜１２ＴＩ夫々のゲーティ
ングを行なうものであり、アンド回路１２１〜１２Ｔ＋
のうちテストパターンデータに応じてＨレベルの信号を
供給されたアンド回路のみがパルス信号発生回路１４よ
りのテストパルス信号を取り出して論理回路１０に供給
する。
幅されて半導体集積回路４１の端子１３１〜１３１に夫
々供給される。このテストパターンデータはゲート回路
群１１内のアン下回路１２１〜１２ＴＩ夫々のゲーティ
ングを行なうものであり、アンド回路１２１〜１２Ｔ＋
のうちテストパターンデータに応じてＨレベルの信号を
供給されたアンド回路のみがパルス信号発生回路１４よ
りのテストパルス信号を取り出して論理回路１０に供給
する。
ここで、論理回路１０に、一部が例えば第５図に示す如
く、フリップ７０ツブ６０．６１と、その間に接続され
たアンド回路６２．ナンド回路６３゜６４とで構成され
、これらの回路素子夫々の遅延時間が例えば１ｎＳｅＣ
として設計されているものとする。また光振回路１７の
出力するクロック信号の周期は１Ｑ ｎ ｓｅｃである
ものとする。
く、フリップ７０ツブ６０．６１と、その間に接続され
たアンド回路６２．ナンド回路６３゜６４とで構成され
、これらの回路素子夫々の遅延時間が例えば１ｎＳｅＣ
として設計されているものとする。また光振回路１７の
出力するクロック信号の周期は１Ｑ ｎ ｓｅｃである
ものとする。
所定のテストパターンデータにより、グー１−回路１１
から端子６５に第４図（Ｅ）に示すテストパルスが入来
し、端子６６に第４図（Ｇ）に示づ。
から端子６５に第４図（Ｅ）に示すテストパルスが入来
し、端子６６に第４図（Ｇ）に示づ。
テストパルスが入来し、端子６７に第４図（Ｆ）に示す
テストパルスが入来する。この場合、１５図示の回路素
子の遅延時間が１ｎＳｅＣ程度であればフリップ７０ツ
ブ６１が端子６８より出力する信号はＨレベルとなり、
第４図（Ｈ）に示すストローブ信号によりレジスタ回路
１５に保持される。
テストパルスが入来する。この場合、１５図示の回路素
子の遅延時間が１ｎＳｅＣ程度であればフリップ７０ツ
ブ６１が端子６８より出力する信号はＨレベルとなり、
第４図（Ｈ）に示すストローブ信号によりレジスタ回路
１５に保持される。
しかし、回路素子の遅延時間が設計値の２倍以上に大き
ければフリップ７０ツブ６１の出力信号はＬレベルとな
る。このようにして第５図示の回路が設計通りの高速動
作を行なうかどうかが判定され、論理回路１０の実動作
と同様のダイナミックファンクションテストが行なわれ
る。
ければフリップ７０ツブ６１の出力信号はＬレベルとな
る。このようにして第５図示の回路が設計通りの高速動
作を行なうかどうかが判定され、論理回路１０の実動作
と同様のダイナミックファンクションテストが行なわれ
る。
論理回路１０の出力する信号はレジスタ回路１５でスト
ローブ信号入来時にラッチされ、出力データとして端子
１６１〜１６ｍよりテスタ５゜のコンパレータ５４に供
給され、ここで、コントローラ５１によってテスタ・メ
モリ５２より読み出された期待値データとビット毎に比
較される。
ローブ信号入来時にラッチされ、出力データとして端子
１６１〜１６ｍよりテスタ５゜のコンパレータ５４に供
給され、ここで、コントローラ５１によってテスタ・メ
モリ５２より読み出された期待値データとビット毎に比
較される。
この期待値データはテストパターンデータに対応したも
のである。コントローラ５１はストローブ信号に同期し
て生成した出力１１１１ｍ信号をコンパレータ５４に供
給し、コンパレータ５４はこの出力制御信号の入来によ
り、例えば出力データと期待値データの排他的論理和演
算結果であるテスト結果データを端子５５より出力する
。従って、テストパターンデータのビットパターンが異
なる毎に端子５５よりテスト結果データが出力され、論
理回路１０の各部のダイナミック・ファンクションテス
トが行なわれる。
のである。コントローラ５１はストローブ信号に同期し
て生成した出力１１１１ｍ信号をコンパレータ５４に供
給し、コンパレータ５４はこの出力制御信号の入来によ
り、例えば出力データと期待値データの排他的論理和演
算結果であるテスト結果データを端子５５より出力する
。従って、テストパターンデータのビットパターンが異
なる毎に端子５５よりテスト結果データが出力され、論
理回路１０の各部のダイナミック・ファンクションテス
トが行なわれる。
（発明の効果）
上述の如く、本発明によれば、被テスト回路である論理
回路の動作速度に応じた高周波数のクロック信号を発生
でき、かつ論理回路の動作速度に応じて複数のテストパ
ルス信号のタイミングを任意に可変設定でき、論理回路
を実動作に近い高速で動作させるダイナミック・ファン
クションテストが可能で論理回路の高速動作を確実に確
認できる。
回路の動作速度に応じた高周波数のクロック信号を発生
でき、かつ論理回路の動作速度に応じて複数のテストパ
ルス信号のタイミングを任意に可変設定でき、論理回路
を実動作に近い高速で動作させるダイナミック・ファン
クションテストが可能で論理回路の高速動作を確実に確
認できる。
第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図、 第２図は第１図示の発振回路の一実施例の回路図、 第３図は第１図示のパルス信号発生回路の一部の一実施
例の回路図、 第４図は第３図示の回路の一実施例の信号波形図、 第５図は第１図示の論理回路の一部の一実施例の回路図
である。 図中において、 １０は論理回路、 １１はゲート回路、 １２１〜１２ＴＩはアンド回路、 １４はパルス信号発生回路、 １５はレジスタ回路、 １７は発振回路、 ５０はテスタ、 ５１はコントローラ、 ５２はテスタ・メモリ、４ ５３はドライバ、 ５４はコンパレータ。 、、、４１ ′ＮＩ！ｗＩ回鴇→ブロック系党！ 第１図 第２図 第３図 峯：ｓ＠ホリ司捲り惨号夜形輿 第４図 隅 第５ス 手続補正書 昭和６２年 ９月１４日 昭和６１年 特許願 第１６０２６１号２ 発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住所 〒２１１ 神奈川県用崎市中原区上小田中１０
１５番地名称（５２２）富士通株式会社 代表考 山本卓眞 ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、 補正の対象 明細書の発明の詳細な説明及び図面の簡単な説明の欄、
及び図面。 ７、補正の内容 （１）明ｍ書中、第１２頁第８行乃至第１４行の［ここ
で・・・する。」を次の通り補正する。 「ここで、論理回路１０に一部が例えば第５図に示す如
く、フリップ７０ツブ６０．６１と、その間に接続され
たアンド回路６２．ナンド回路６３゜６４とで構成され
、これらの回路素ｆ夫々の遅延時間が例えば１ｎｓｃｃ
として設計されているものとする。また発振回路１７の
出力するクロック信号の周期は例えば１．５ｎＳｅＣで
あるものとする。 第５図の論理回路の通常動作を第６図の波形図を参照し
て説明する。まず初段の７リツプフロツプ６０へのデー
タ人力りに第６図（Ａ）に示す如き信号が入って、その
直後に第６図（Ｂ）に示すクロック信号ＣＫがパルス■
の如く立上がると、そこで初段フリップ７０ツブ６０は
データ人力りの状態をピックアップして、所定の遅延の
後その出力Ｑを第６図（Ｃ）に示す如く立上げる。この
出力Ｑのパルスは遅延段であるアンド回路６２、ナンド
回路６３．６４の遅延ＤＬ１の後次段のフリップフロッ
プ６１のデータ人力りを第６図（Ｄ）に示す如く立上げ
る。つまり例えば遅延ＤＬ２が１ｎＳｅＣである。そし
て次のクロック信号ＧＫのパルス■が立上ると、フリッ
プフロップ６１はそのデータ人力りのＨレベルをピック
アップして、その出力Ｑを第６図（Ｅ）に示す如（立上
げる。 ところが、アンド回路６２、ナンド回路６３゜６４の論
理回路に欠陥があり、クロック信号ＧＫの最初のパルス
■の立上りから次段のフリップフロップのデータ人力り
の立上りまでの遅延時間ＤＬ２が異常に長くなると、破
線に示す如く、次のクロック信号ＧＫのパルス■の立上
りではフリップフロップ６１のデータ人力りのＬレベル
をピックアップしてしまうのである。つまり遅延時間Ｄ
Ｌ２とクロック周期とのタイミング余裕Ｍが非常に厳し
い場合は、上記の如き欠陥は、第６図（Ｂ）に示す非常
に短い内部クロック信号ＣＫを使用しないと検出できな
い。 従って、従来の如きタイミングの遅い第６図（Ｆ）に示
す如きテスタからのクロック信号を使用すると、２番目
のパルス■が入来するまで非常に長い時間を要するので
、欠陥のある遅延ＤＬ２に伴う破線の如き遅れを検出す
ることができない。 そこで、本発明では第４図に示した如き信号を内部で形
成し、第４図（Ｆ）の如きテストパルスを端子６７へ供
給するクロック信号として利用しようとするものである
。」 ■ 同、第１５頁第７行の「の回路図である。」を次の
通り補正する。 「回路図、 第６図は第５図の波形図である。」 ■ 図面中、第６図を追加する。
ック系統図、 第２図は第１図示の発振回路の一実施例の回路図、 第３図は第１図示のパルス信号発生回路の一部の一実施
例の回路図、 第４図は第３図示の回路の一実施例の信号波形図、 第５図は第１図示の論理回路の一部の一実施例の回路図
である。 図中において、 １０は論理回路、 １１はゲート回路、 １２１〜１２ＴＩはアンド回路、 １４はパルス信号発生回路、 １５はレジスタ回路、 １７は発振回路、 ５０はテスタ、 ５１はコントローラ、 ５２はテスタ・メモリ、４ ５３はドライバ、 ５４はコンパレータ。 、、、４１ ′ＮＩ！ｗＩ回鴇→ブロック系党！ 第１図 第２図 第３図 峯：ｓ＠ホリ司捲り惨号夜形輿 第４図 隅 第５ス 手続補正書 昭和６２年 ９月１４日 昭和６１年 特許願 第１６０２６１号２ 発明の名称 半導体集積回路 ３、補正をする者 事件との関係 特許出願人 住所 〒２１１ 神奈川県用崎市中原区上小田中１０
１５番地名称（５２２）富士通株式会社 代表考 山本卓眞 ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、 補正の対象 明細書の発明の詳細な説明及び図面の簡単な説明の欄、
及び図面。 ７、補正の内容 （１）明ｍ書中、第１２頁第８行乃至第１４行の［ここ
で・・・する。」を次の通り補正する。 「ここで、論理回路１０に一部が例えば第５図に示す如
く、フリップ７０ツブ６０．６１と、その間に接続され
たアンド回路６２．ナンド回路６３゜６４とで構成され
、これらの回路素ｆ夫々の遅延時間が例えば１ｎｓｃｃ
として設計されているものとする。また発振回路１７の
出力するクロック信号の周期は例えば１．５ｎＳｅＣで
あるものとする。 第５図の論理回路の通常動作を第６図の波形図を参照し
て説明する。まず初段の７リツプフロツプ６０へのデー
タ人力りに第６図（Ａ）に示す如き信号が入って、その
直後に第６図（Ｂ）に示すクロック信号ＣＫがパルス■
の如く立上がると、そこで初段フリップ７０ツブ６０は
データ人力りの状態をピックアップして、所定の遅延の
後その出力Ｑを第６図（Ｃ）に示す如く立上げる。この
出力Ｑのパルスは遅延段であるアンド回路６２、ナンド
回路６３．６４の遅延ＤＬ１の後次段のフリップフロッ
プ６１のデータ人力りを第６図（Ｄ）に示す如く立上げ
る。つまり例えば遅延ＤＬ２が１ｎＳｅＣである。そし
て次のクロック信号ＧＫのパルス■が立上ると、フリッ
プフロップ６１はそのデータ人力りのＨレベルをピック
アップして、その出力Ｑを第６図（Ｅ）に示す如（立上
げる。 ところが、アンド回路６２、ナンド回路６３゜６４の論
理回路に欠陥があり、クロック信号ＧＫの最初のパルス
■の立上りから次段のフリップフロップのデータ人力り
の立上りまでの遅延時間ＤＬ２が異常に長くなると、破
線に示す如く、次のクロック信号ＧＫのパルス■の立上
りではフリップフロップ６１のデータ人力りのＬレベル
をピックアップしてしまうのである。つまり遅延時間Ｄ
Ｌ２とクロック周期とのタイミング余裕Ｍが非常に厳し
い場合は、上記の如き欠陥は、第６図（Ｂ）に示す非常
に短い内部クロック信号ＣＫを使用しないと検出できな
い。 従って、従来の如きタイミングの遅い第６図（Ｆ）に示
す如きテスタからのクロック信号を使用すると、２番目
のパルス■が入来するまで非常に長い時間を要するので
、欠陥のある遅延ＤＬ２に伴う破線の如き遅れを検出す
ることができない。 そこで、本発明では第４図に示した如き信号を内部で形
成し、第４図（Ｆ）の如きテストパルスを端子６７へ供
給するクロック信号として利用しようとするものである
。」 ■ 同、第１５頁第７行の「の回路図である。」を次の
通り補正する。 「回路図、 第６図は第５図の波形図である。」 ■ 図面中、第６図を追加する。
Claims (1)
- 【特許請求の範囲】 複数の組合せ回路及び順序回路で構成された論理回路（
１０）と、 該論理回路（１０）を構成する回路素子と同一の回路素
子を用いて構成され、テスト時に外部より制御信号を供
給されて所定繰り返し周波数のクロック信号を発生する
発振回路（１７）と、該論理回路（１０）を構成する回
路素子と同一の回路素子を用いて構成され、該クロック
信号を供給されて互いにタイミングの異なる複数のテス
トパルス信号及びストローブ信号を所定時間間隔毎に生
成するパルス信号発生回路（１４）と、該ストローブ信
号に同期して外部より入来するテストパターンデータに
応じて該複数のテストパルス信号を取り出し該論理回路
（１０）に供給するゲート回路（１１）と、 該テストパルス信号が供給された論理回路 （１０）の複数の出力信号を該ストローブ信号が供給さ
れたとき保持し出力データとして外部に出力するレジス
タ回路（１５）とを有し、 該レジスタ回路（１５）よりの出力データを該テストパ
ターンデータに対応する期待値データと比較してテスト
を行なうことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160261A JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
| EP87305985A EP0252714A3 (en) | 1986-07-08 | 1987-07-07 | Semiconducteur integrated circuit device having a tester circuit |
| KR1019870007326A KR900008788B1 (ko) | 1986-07-08 | 1987-07-08 | 테이터 회로를 구비한 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160261A JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316276A true JPS6316276A (ja) | 1988-01-23 |
| JPH0627785B2 JPH0627785B2 (ja) | 1994-04-13 |
Family
ID=15711179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160261A Expired - Fee Related JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0252714A3 (ja) |
| JP (1) | JPH0627785B2 (ja) |
| KR (1) | KR900008788B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252461A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 半導体装置 |
| JP2005239132A (ja) * | 2004-01-26 | 2005-09-08 | Toray Ind Inc | 自動車用外板部材 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770573B2 (ja) * | 1989-07-11 | 1995-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| EP0130974A1 (en) * | 1982-12-27 | 1985-01-16 | Storage Technology Partners | Vlsi chip with integral testing circuit |
-
1986
- 1986-07-08 JP JP61160261A patent/JPH0627785B2/ja not_active Expired - Fee Related
-
1987
- 1987-07-07 EP EP87305985A patent/EP0252714A3/en not_active Withdrawn
- 1987-07-08 KR KR1019870007326A patent/KR900008788B1/ko not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252461A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 半導体装置 |
| JP2005239132A (ja) * | 2004-01-26 | 2005-09-08 | Toray Ind Inc | 自動車用外板部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880002183A (ko) | 1988-04-29 |
| JPH0627785B2 (ja) | 1994-04-13 |
| EP0252714A2 (en) | 1988-01-13 |
| EP0252714A3 (en) | 1989-11-15 |
| KR900008788B1 (ko) | 1990-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4783785A (en) | Method and apparatus for diagnosis of logical circuits | |
| US4733405A (en) | Digital integrated circuit | |
| JPS60245275A (ja) | メモリ・アレイ・チツプ | |
| US4961013A (en) | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer | |
| US6914459B2 (en) | Clock multiplier using masked control of clock pulses | |
| JP3197026B2 (ja) | 遅延試験能力を有する走査可能なレジスタ | |
| KR20000023473A (ko) | 시험 시간을 감소시키기 위한 내부 클럭 곱셈 | |
| JPS6316276A (ja) | 半導体集積回路 | |
| US20040218459A1 (en) | Oscillation based access time measurement | |
| US6100739A (en) | Self-timed synchronous pulse generator with test mode | |
| KR960016809B1 (ko) | 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로 | |
| JPS6315456A (ja) | 半導体集積回路 | |
| US20040046615A1 (en) | Oscillation based cycle time measurement | |
| JPH0330326B2 (ja) | ||
| JP2515704B2 (ja) | 半導体集積回路装置 | |
| JPH04132976A (ja) | テストモード発生回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JP2897540B2 (ja) | 半導体集積回路 | |
| JPH052052A (ja) | 半導体装置のテスト信号発生回路 | |
| JPS6336535B2 (ja) | ||
| JPH05240917A (ja) | 集積回路の出力制御回路 | |
| JPH0257990A (ja) | Ｌｓｉテスト回路 | |
| JPH04358397A (ja) | 半導体記憶装置 | |
| JPH0250473A (ja) | アドレス・スキャン回路 | |
| JPH0428085A (ja) | メモリデータ書込み制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |