JPH02234227A - ミスアライメント処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機におけるミスアライメント処理方式に
関する。

［従来の技術］ 主記憶等の外部素子をアクセスする命令が、その外部素
子のバウンダリをまたぐ領域に対するものであるとき、
ミスアライメントが発生したという。即ち、１回のバス
アクセスにより書き込み読み出し得る単位が４バイト境
界から始まる外部素子と３２ピントプロセッサとを想定
した場合、外部素子アクセス命令のオペランドアドレス
の下位２ビットが「１，，”２Ｊまたは「３」である４
バイトアクセス　前記２ビットが「２」または「３」で
ある３バイトアクセス．前記２ビントが「３」である２
バイトアクセスについては、ミスアライメントが発生し
、その外部素子アクセス命令を処理する為には２回のバ
スアクセスが必要となる． このようなミスアライメントの発生し得る計算機では、
ミスアライメントの発生を検出する検出回路をハードウ
エア的に有し、またその検出回路でミスアライメントの
発生が検出されたときは２回のバスアクセスを行ってか
らミスアライメントを発生させた命令の次に本来実行す
べき命令が実行されるようなミスアライメント処理を行
う仕組みが組み込まれている。そして、従来、この種の
ミスアライメント処理は第３図に示すようにしてソフト
ウエア制御によって実現されていた。

第３図は、命令のフェッチ，デコード，実行をパイプラ
イン方弐で実行するプロセッサのタイムチャートであり
、ｆ．が外部素子アクセス命令、ｒａｔはミスアライメ
ント発生か否かを条件としてブランチする命令、ｆ８は
ミスアライメントが発生しなかった場合に命令『１，の
次に木来実行すべき命令、ｆ，は命令『２の次に実行す
べき命令、命令ｆ１．゜、ｆ＋ｚ’．ｆ＋’　は命令Ｉ
ｌｌがミスアライメントを発生させたことによりフェッ
チされることとなった命令である。また、ｄ，ｅはその
添字と同一の添字を付けた命令ｒのデコードステージ．
実行ステージを示し、ＮＯＰはノーオペレーションであ
る。

今、第３図に示すように、メインルーチン中に記述され
た命令ｒ．．（ｌｔ．ｆｔがその順でフェソチされ、命
令ｆｉｌが実行ステージｅ口にあるサイクルＴＩ３でミ
スアライメントが発生したとすると、その検出信号によ
り命令ｆｌ２のデコードステージａｄｚにてミスアライ
メント処理ルーチンの命令アドレスが生成され、またこ
のときフェッチされた命令ｒ２に対しＮＯＰ化が施され
る。そして、次のサイクルＴ．において、上記デコード
ステージａＣｔで生成された命令アドレスに従ってミス
アライメント処理命令ｒａｔ゜がフエツチされ、続くサ
イクル’Ｉ”Ｉｓにおいてメインルーチンへのリターン
命令ｆ　Ｉ！’がフェッチされると共に命令ｆがデコー
ドされ、次のサイクルＴ　１４においてミスアライメン
ト処理命令ｆｉｌ゜が実行されて２回目のバスアクセス
即ち命令ｆ．のアクセスした外部素子の次のバウンダリ
へのアクセスが行われる。

また同サイクルＴｌ＆の命令ｒ＋ｚ゛にかがるデコード
ステージｄＣｔ゛にてメインルーチンへ復帰する命令ア
ドレスが生成され、それに従って次のサイクルＬ，でメ
インルーチンの命令ｒ！が再フエソ？され、実行がメイ
ンルーチンに戻される。なお、命令『，２゛　のフエツ
チと命令ｆ２の再フエッチの間に１サイクル空きが生じ
るので、ＮＯＰ命令である命令ｆ１，゛をダミーでフエ
ンチする動作が行われる。

（発明が解決しようとする課題〕 ミスアライメントの発生に対して従来は上述した如き処
理により対処していたが、 ■　ソフトウエア制ＩＨによるミスアライメント処理ル
ーチンへの分岐およびメインルーチンへの復帰を行うの
で、処理に長い時間がかがる。

■　パイプライン制御によって先取りしていた命令（ｒ
ｔ　）をＮＯＰ化しなければならず、また再フェッチし
なければならないので、より一層処理時間が長くなる． ■　メインルーチン中に命令ｒ１■を挿入したり、ミス
アライメント処理ルーチンを準備する如く、ミスアライ
メントの発生を考慮してソフトウェアを作成する必要が
ある。

等の問題点があった。

本発明はこのような従来の問題点を解消したものであり
、その目的は、ミスアライメントの発生をソフトウェア
で考慮する必要がないと共に先取りした命令をＮＯＰ化
する必要もなく、更に高速に処理を済ますことのできる
ミスアライメント処理方式を提供することにある。

〔課題を解決するための手段〕

本発明のミスアライメント処理方式は、上記の目的を達
成するために、命令のフェソチ１デコド，実行をパイプ
ライン方式で処理するブロセンサにおいて、ミスアライ
メントの発生時、命令の更新を中断させる命令更新制１
１手段と、ミスアライメントの発生したオペランドアド
レスに一定値を加算したオペランドアドレスを生成する
加算器とを備え、この加算器で生成されたオペランドア
ドレスと前記命令更新制御手段による中断によって時間
延長せしめられたプロセッサの動作制御信号とで外部素
子の次のバウンダリをアクセスし、その後に前記命令の
更新を再開させるようにしている． 〔作用］ 外部素子をアクセスする命令の実行ステージにおいてミ
スアライメントが発生すると、命令更新制御手段が命令
の更新を中断せしめると共に加算器がそのミスアライメ
ントの発生したオペランドアドレスに一定値を加算して
次のバウンダリのオペランドアドレスを生成し、この生
成されたオペランドアドレスと前記命令更新制１１手段
による中断によって時間延長せしめられたプロセッサの
動作制御信号（これはミスアライメントを発生した命令
の実行ステージにおける動作制御信号と同じになる）と
で外部素子の次のハウンダリがアクセスされ、その後に
命令の更新が再開され、先取りされていた後続の命令が
処理される。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実施例のブロソク図であり、命令の
フエツチ，デコード，実行をパイプライン方式で処理す
るブロセノサ内に設けられたハードウエアのうち、本発
明のミスアライメント処理方式に関連する部分のみを示
している．同図に含まれる各要素は次のような構成ない
し機能を有する。

・２−１セレクタ１ 信号線１００から加わるアドレスと信号線１ｏ１を介し
て加算器４から加わるアドレスとを入力とし、信号線１
０３を通じて加わるフラグ３の保持値が論理値“０゛″
のときは信号線１００のアドレスを信号線１０２に出力
し、論理値′゛】”のときは信号線１０１のアドレスを
信号線１０２に出力する２人力１出力のセレクタである
。

ミスアライメント検出回路２ 信号線１０２より加わるアドレスに基づいてミスアライ
メントが発生したか否かを検出し、ミスアライメントの
発生を検出した場合、信号線１ｏ４のレベルを例えば論
理値゛１”にする。

・フラグ３ クロックの立下がりで、ゲート１０の出力につながる信
号線１０５上の論理値を保持し、その保持した論理値を
信号線１０３を介して２−１セレクタ１およびゲート１
０に入力する。

ゲート１０ ミスアライメント検出回路２の出力のマスク用のゲート
である．このゲートＩＯの機能はミスアライメント検出
回路２内に組み込むことも当然可能である． ・アドレス格納レジスタ５ 信号線１０２を介して２−１セレクタｌがらバス１１に
アドレスが出力されると、そのアドレスを信号線１０６
を通して入力し、保持するレジスタである． ・バス１ｌ 図示しない主記憶などの外部素子につながり、アクセス
にかかるアドレスを伝達するバスである．・加算器４ 信号線１０７を介してアドレス格納レジスタ５から供給
されるアドレスと、信号線１０８を介して入力される一
定値とを加算し、その加算値を信号線１０１を通じて２
−１セレクタ１に入力する加算器である。ここで、一定
値とは、ミスアライメントの発生したオペランドアドレ
スと次のバウンダリのオペランドアドレスとの差に見合
った値であり、３２ビノトフ”ロセッサのとき＋４，１
６ビントフ゜ロセンサのとき＋２となる。

・命令レジスタ９ 外部素子からフェソチされた命令が信号線１ｏ９を通じ
て入力されるレジスタである。

・デコーダ８ 信号線１１０を介して命令レジスタ９の命令を入力して
デコードするデコーダである。

・制御レジスタ７ デコーダ８の出力を信号線１１２を通じて入力するレジ
スタであり、その保持内容は、プロセソサの動作制御信
号として信号線１１３を通じて各部に供給される。

・命令更新制御回路６ ゲートｌＯの出力を信号線１０５を介して人力し、その
レベルが論理値“ビであると命令の更新を中断せしめる
信号を信号１ｉ１１１４に出力する回路である．信号線
１１４にその種の信号が出力されると、命令レジスタ９
への新たな命令の格納は行われず、デコーダ８は現在の
出力を保持し、制御レジスタ７は現在出力しているプロ
セッサの動作制御信号をその後も送出し続ける。

第２図は第１図のタイムチャートであり、以下、このタ
イムチャートに従って第１図の実施例の動作を説明する
．なお、第２回において、ｆ１は外部素子アクセス命令
、ｆ．．ｆ，は命令『１に続いてフエソチされた命令で
あり、ｄ，ｅはその添字と同一の添字を付けた命令ｆの
デコードステージ実行ステージを示し、ｅ１゜はミスア
ライメント発生時に生成せしめられた実行ステージであ
る。

今、第２図に示すように、命令ｒ＋．ｒｚ．ｒｓがその
順でフエンチされ、命令ｆ１の実行ステージｅ１が始ま
ったサイクルＴ，に至ると、制御レジスタ７から命令ｆ
１のデコード結果に応じた動作制御信号が各部に供給さ
れ、またその命令ｆ１のアドレス情報で決定されたオペ
ランドアドレスが信号線１００．１−１セレクタｌ，信
号線１０２を介してバス１ｌに出力され、外部素子のそ
のオペランドアドレスで指定された領域がアクセスされ
る。この時点で命令ｆ１がミスアライメントを発生しな
ければ即ちミスアライメント検出回路２がミスアライメ
ントの発生を検出しなければ、ゲ−ト１０５の出力は論
理値“゛０゛′であり、フラグ３は論理値″“０”を保
持したままとなる．また命令更新制御回路６も命令の更
新を中断せしめることはない．このため、次のサイクル
では命令ｆ２の実行ステージが開始されることになる。

しかし、命令ｒ１の実行ステージｅ１でミスアライメン
トが発生すると、それを検出したミスアライメント検出
回Ｉｓ２の出力が論理値”　１　”となり、フラグ３の
保持値がその時点では論理値″“ｏ゜′なので、第２図
に示すようにゲー｝１０の出力が論理値“ピとなる。こ
の結果、命令更新制御回路６は命令の更新を中断せしめ
る。またフラグ３には次のクロンクの立下がりで論理値
”ビ゜がセットされる． 次のサイクルＴ４においては、２−１セレクク１が加算
器４側を選沢することになるため、アドレス格納レジス
タ５が保持していた命令ｒ，にががるオペランドアドレ
スに一定値を加算したオペランドアドレスが２〜１セレ
クタｌ．信号１１０２を介してバス１ｌに出力される。

一方、制御レジスク７は命令の更新が中断されている為
に命令ｆ１にかかる動作制御信号を継続して出力し続け
ている。このため、サイクルＴ４における実行ステージ
ｅ，″では、命令ｒ１と同しように外部素子に対するア
クセスが実行され、且つそのアクセス対象は命令ｒｌの
アクセスしたハウンダリの次のバウンダリとなる。なお
、このときもミスアライメント検出回路２でミスアライ
メントが検出されるが、フラグ３の出力が論理値゛′ビ
になっているので、ミスアライメント検出回路２の出力
がゲートｌＯでマスクされ、再度フラグ３がセットされ
たり、命令更新制御回路６がなおも命令の更新を中断せ
しめることはない。この結果、次のサイクルＴ，では命
令［２の実行ステージｅ２が開始される。

このように本実施例ではミスアライメントにかかる処理
がハートウェアによって実行される。第２図と第３図と
を比較してわかるように、本実施例では従来に比べて４
クロノク程度、処理速度を向上することができる． （発明の効果） 以上説明したように、本発明のミスアライメント処理方
式においては、ミスアライメントの発生時、ミスアライ
メントを発生さ旦たオペランドアドレスに一定値を加算
することにより２回目のハスアクセスにかかるオペラン
ドアドレスを生成すると共にそれにかかるブロセノサの
動作制御信号はミスアライメントを発生した命令に基づ
いて生成されていた動作制御信号を期間延長するごとに
より生成して外部素子の次のハウンダリをアクセスし、
その後に命令の更新を再開させるものであり、 ■　ソフトウェア制御によるミスアライメント処理ルー
チンへの分岐およびメインルーチンへの復帰等が不要に
なるので、その分処理時間が短くなる。

■　パイプライン制御によって先取りしていた命令をＮ
ＯＰ化する必要がないので、より一層処理時間が短縮さ
れる． ■　ミスアライメントの発生を考慮してソフトウェアを
作成する必要がない． 等の効果を得ることができる．

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のタイムチャートおよび、第３図は従来のミスアライ
メント処理方式のタイムチャートである。 図において、 ■・・・２−１セレクタ ２・・・ミスアライメント検出回路 ３・・・フラグ ４・・・加算器 ５・・・アドレス格納レジスタ ６・・・命令更新制御回路 ７・・・制ＩＢレジスタ ８・・・デコーダ ９・・・命令レジスタ １０・・・ゲート １１・・・バス 特許出願人　日本電気株式会社外１名

Claims (1)

1. 【特許請求の範囲】 命令のフェッチ、デコード、実行をパイプライン方式で
   処理するプロセッサにおいて、 ミスアライメントの発生時、命令の更新を中断させる命
   令更新制御手段と、 ミスアライメントの発生したオペランドアドレスに一定
   値を加算したオペランドアドレスを生成する加算器とを
   備え、 該加算器で生成されたオペランドアドレスと前記命令更
   新制御手段による中断によって時間延長せしめられたプ
   ロセッサの動作制御信号とで外部素子の次のバウンダリ
   をアクセスし、その後に前記命令の更新を再開させるよ
   うにしたことを特徴とするミスアライメント処理方式。