JPS61161509A - 高速シ−ケンス演算方式及びその装置 - Google Patents
高速シ−ケンス演算方式及びその装置Info
- Publication number
- JPS61161509A JPS61161509A JP304885A JP304885A JPS61161509A JP S61161509 A JPS61161509 A JP S61161509A JP 304885 A JP304885 A JP 304885A JP 304885 A JP304885 A JP 304885A JP S61161509 A JPS61161509 A JP S61161509A
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- Japan
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- sequence
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、シーケンスを高速で演算する高速シーケン
ス演算方式及びその装置に関する。
ス演算方式及びその装置に関する。
（発明の技術的背景とその問題点）
第４＠ （Ａ）は従来のシーケンスプログラムの命令語
のメモリへの格納状態を示し、第４図（Ｂ）はこの命令
語をフェッチする状態を示す図である。従来のプログラ
マブルコントローラＰＣの演算方式は、オペレージ、ン
コード（以下、ＯＰコードという）と入出力アドレス（
以下、ｉ ／ ｏアドレスという）とから成るシーケン
スプログラムの命令語を、その命令を実行するために第
４図（Ｂ）に示すようにメモリから命令レジスタに逐次
フェッチし、ｉ ／ ｏアドレスをバスに出力してオン
・オフ情報を入出力していた。この従来の方式では、１
つの命令語を処理するために最低でもＯＰコードを読出
す時間とｉ ／ ｏアドレスを読出す時間とが必要であ
り、メモリアクセス時間の２倍は必要である。
のメモリへの格納状態を示し、第４図（Ｂ）はこの命令
語をフェッチする状態を示す図である。従来のプログラ
マブルコントローラＰＣの演算方式は、オペレージ、ン
コード（以下、ＯＰコードという）と入出力アドレス（
以下、ｉ ／ ｏアドレスという）とから成るシーケン
スプログラムの命令語を、その命令を実行するために第
４図（Ｂ）に示すようにメモリから命令レジスタに逐次
フェッチし、ｉ ／ ｏアドレスをバスに出力してオン
・オフ情報を入出力していた。この従来の方式では、１
つの命令語を処理するために最低でもＯＰコードを読出
す時間とｉ ／ ｏアドレスを読出す時間とが必要であ
り、メモリアクセス時間の２倍は必要である。
しかし、プログラマブルコントローラの演算処理にあっ
たてはシーケンスメモリのフェッチが一番時間を必要と
するので、この従来のプログラマブルコントローラは高
速のシーケンス演算ができないという問題点があった。
たてはシーケンスメモリのフェッチが一番時間を必要と
するので、この従来のプログラマブルコントローラは高
速のシーケンス演算ができないという問題点があった。
（発明の目的）
この発明は上述のような事情からなされたものであり、
プログラマブルコントローラの逐次演算処理特性を利用
して、ＯＰコードとｉ ／ 。
プログラマブルコントローラの逐次演算処理特性を利用
して、ＯＰコードとｉ ／ 。
アドレスとを一段ずらしてシーケンスメモリに格納する
ことにより、ＯＰコードをフェッチする際に同時に１つ
先のｉ ／ ｏアドレスを先読みし、次のＯＰコードを
７エフチした時にこのｉ１０アドレスもフェッチし、直
ちに演算処理してｌ命令語の処理を１回のメモリアクセ
スで済ませ、シーケンス演算を高速化したプログラマブ
ルコントローラの高速シーケンス演算方式及びその装置
を提供することを目的としている。
ことにより、ＯＰコードをフェッチする際に同時に１つ
先のｉ ／ ｏアドレスを先読みし、次のＯＰコードを
７エフチした時にこのｉ１０アドレスもフェッチし、直
ちに演算処理してｌ命令語の処理を１回のメモリアクセ
スで済ませ、シーケンス演算を高速化したプログラマブ
ルコントローラの高速シーケンス演算方式及びその装置
を提供することを目的としている。
（発明の概要）
この発明はプログラマブルコントローラの高速シーケン
ス演算方式及びその装置に関し、プログラマブルコント
ローラにおいてシーケンス演算がジャンプなしに逐次実
行される性質を利用して、ＯＦコードとｉ ／ ｏアド
レスとから成る命令語シーケンスのｉ ／ ｏアドレス
部分をこれと対応するＯＰコードよりも一段先行させて
シーケンスメモリに格納させ、１つの命令語の演算を１
回のシーケンスメモリへのアクセスで済ませることがで
きるようにしたものである。
ス演算方式及びその装置に関し、プログラマブルコント
ローラにおいてシーケンス演算がジャンプなしに逐次実
行される性質を利用して、ＯＦコードとｉ ／ ｏアド
レスとから成る命令語シーケンスのｉ ／ ｏアドレス
部分をこれと対応するＯＰコードよりも一段先行させて
シーケンスメモリに格納させ、１つの命令語の演算を１
回のシーケンスメモリへのアクセスで済ませることがで
きるようにしたものである。
つまり、この発明では、入力命令の処理に対してはシー
ケンスメモリからＯＰコードをフェッチした時点で、別
に設けたツリツブフロップ中の先行して読出されラッチ
されている対応ｉ１０情報とビット演算が直ちに開始さ
れ、一方、出力命令の処理に対してもＯＦコードをフェ
ッチした時点でｉ ／ ｏアドレスもフェッチされ直ち
にビット演算が開始されるが、その演算処理後ｉ ／
ｏメモリ中に書込みを完了するまでのそのｉ ／ ｏア
ドレスを必要とするので１つ前のＯＰコードとその出力
命令との両方に同一・のｉ１０アドレスを出力させ、更
にシーケンスメモリのＯＰコード部分の次のＯＦコード
が自動的に命令なしくＮｏ？）状態にされる。
ケンスメモリからＯＰコードをフェッチした時点で、別
に設けたツリツブフロップ中の先行して読出されラッチ
されている対応ｉ１０情報とビット演算が直ちに開始さ
れ、一方、出力命令の処理に対してもＯＦコードをフェ
ッチした時点でｉ ／ ｏアドレスもフェッチされ直ち
にビット演算が開始されるが、その演算処理後ｉ ／
ｏメモリ中に書込みを完了するまでのそのｉ ／ ｏア
ドレスを必要とするので１つ前のＯＰコードとその出力
命令との両方に同一・のｉ１０アドレスを出力させ、更
にシーケンスメモリのＯＰコード部分の次のＯＦコード
が自動的に命令なしくＮｏ？）状態にされる。
（発明の実施例）
この発明のプログラマブルコントローラの高速シーケン
ス演算方式にあっては、シーケンス中の命令語を次のよ
うに１語１６ビットとする。
ス演算方式にあっては、シーケンス中の命令語を次のよ
うに１語１６ビットとする。
１５ １４１３１２ １１１０９８７１３５４３
２１Ｇここで、Ｔ／Ｅフラッグは特願昭５５−５０７１
３号明細書に開示されているプログラマブルコントロー
ラにおける列サイクリック演算に対する入力命令の列の
トップ（ＴＯＰ） 、又は出力命令のエンド（Ｅ ｎｄ
）を表すフラッグである。
２１Ｇここで、Ｔ／Ｅフラッグは特願昭５５−５０７１
３号明細書に開示されているプログラマブルコントロー
ラにおける列サイクリック演算に対する入力命令の列の
トップ（ＴＯＰ） 、又は出力命令のエンド（Ｅ ｎｄ
）を表すフラッグである。
ＯＰコードは３ビットで表わされ、次の表１のように８
つＯＰコードがシーケンスプログラム中のシンボルに対
応して機能する。ＯＦコード”０００”、つまりシーケ
ンスプログラムのシンボルＮＯＰはシーケンス演算部ム
のトップと出力命令の次のＯＰココ一部に必ず書かれる
ことが必要である。ＣＰＵＩ、ＣＰＵ２の命令はＣＰＵ
で処理されるために、シーケンス演算部ではＣＰＵにバ
スを明は渡す動作のみを実行する。尚、ｏｐコード１１
０と１１１との詳細な区別はロケーション部で実行され
る。
つＯＰコードがシーケンスプログラム中のシンボルに対
応して機能する。ＯＦコード”０００”、つまりシーケ
ンスプログラムのシンボルＮＯＰはシーケンス演算部ム
のトップと出力命令の次のＯＰココ一部に必ず書かれる
ことが必要である。ＣＰＵＩ、ＣＰＵ２の命令はＣＰＵ
で処理されるために、シーケンス演算部ではＣＰＵにバ
スを明は渡す動作のみを実行する。尚、ｏｐコード１１
０と１１１との詳細な区別はロケーション部で実行され
る。
入ユ
ロケーション部は１２ビットで構成され、従って４０９
６点までアドレス指定できる。前述した列サイクリック
演算では無条件オン、オフ及び疑似出力命令が必ず必要
であるが、この発明ではこれらの命令は次の表２に示す
ように特定のロケーション部を指定することによって実
行される。
６点までアドレス指定できる。前述した列サイクリック
演算では無条件オン、オフ及び疑似出力命令が必ず必要
であるが、この発明ではこれらの命令は次の表２に示す
ように特定のロケーション部を指定することによって実
行される。
友ヱ
第１図（Ａはこの発明におけるシーケンスログラムの命
令語をシーケンスメモリへ格納している状態を示し、第
１図（Ｂ）はこれらの命令語の命令レジスタへのフェッ
チ状態を示す図である。第１図（Ａ）に示すようにシー
ケンスプログラムのｏＰコードのトップは必ずＮｏＰ命
令であり、次の命令語中のＯＰコードに対応するｉ ／
ｏ ７ドレスがメモリ中にセットされる１次のＯＰコ
ードが入力命令の場合には、先ずシーケンスプログラム
メモリの第１段にはこのＮ。
令語をシーケンスメモリへ格納している状態を示し、第
１図（Ｂ）はこれらの命令語の命令レジスタへのフェッ
チ状態を示す図である。第１図（Ａ）に示すようにシー
ケンスプログラムのｏＰコードのトップは必ずＮｏＰ命
令であり、次の命令語中のＯＰコードに対応するｉ ／
ｏ ７ドレスがメモリ中にセットされる１次のＯＰコ
ードが入力命令の場合には、先ずシーケンスプログラム
メモリの第１段にはこのＮ。
Ｐと次の命令語のＯＰコードＯＰＩに対応するｉ ／
ｏアドレスである１１０１とが格納され、以降入力命令
に対してメモリの格段には順次ＯＰｉと１１０２．０Ｐ
２とｉ ／ ｏ ３、＋１＃参というように入力命令の
入力アドレス部をこれを対応するＯＦコードよりも一段
先行させてシーケンスメモリに格納させている。シーケ
ンスプログラムから命令語をフェッチする場合には。
ｏアドレスである１１０１とが格納され、以降入力命令
に対してメモリの格段には順次ＯＰｉと１１０２．０Ｐ
２とｉ ／ ｏ ３、＋１＃参というように入力命令の
入力アドレス部をこれを対応するＯＦコードよりも一段
先行させてシーケンスメモリに格納させている。シーケ
ンスプログラムから命令語をフェッチする場合には。
ＯＰＩとｉ ／ ｏ ２、ＯＦ２とｉ１０／３・・とい
うようにＯＰコードに一段先行するｉ ／ ｏ ７ドレ
スが同時にフェッチされる。一方、ＯＰコードが出力命
令の場合には、出力アドレスは１つ前の命令語とその出
力命令とのロケーション部の両方に同じものが含まれ、
更にその出力命令の後のＯＰコードはＮＯＰ命令とされ
る。
うようにＯＰコードに一段先行するｉ ／ ｏ ７ドレ
スが同時にフェッチされる。一方、ＯＰコードが出力命
令の場合には、出力アドレスは１つ前の命令語とその出
力命令とのロケーション部の両方に同じものが含まれ、
更にその出力命令の後のＯＰコードはＮＯＰ命令とされ
る。
第２図はこの発明における命令語のシーケンスメモリへ
の格納の詳細例を示す図である。前述したようにプルグ
ラムのトップには何の機能も実行したいＮＯＰ命令があ
り、次の入力命令のコードに対する入力アドレスがセッ
トされる０人力命令のＯＰコードに対する入力アドレス
は全て一段前の命令語のロケーション部に含まれ、出力
命令のＯＦコードに対する出力アドレスは一段前のロケ
ーシ、ン部とその出力命令のロケーション部との両方に
格納され、その出力命令の次の命令はＮＯＰ命令が記入
される。
の格納の詳細例を示す図である。前述したようにプルグ
ラムのトップには何の機能も実行したいＮＯＰ命令があ
り、次の入力命令のコードに対する入力アドレスがセッ
トされる０人力命令のＯＰコードに対する入力アドレス
は全て一段前の命令語のロケーション部に含まれ、出力
命令のＯＦコードに対する出力アドレスは一段前のロケ
ーシ、ン部とその出力命令のロケーション部との両方に
格納され、その出力命令の次の命令はＮＯＰ命令が記入
される。
ＣＰＵＩ命令のタイマ、カウンタの区別及びそのアドレ
スもそのＣＰＵＩ命令の一段前の命令語のロケーション
部に含まれる。ＣＰＵ２命令はパラメータを含み、１命
令語のロケーション部に含まれる。ＣＰＵ２命令はパラ
メータを含み、１命令語のロケーション部に含まれる。
スもそのＣＰＵＩ命令の一段前の命令語のロケーション
部に含まれる。ＣＰＵ２命令はパラメータを含み、１命
令語のロケーション部に含まれる。ＣＰＵ２命令はパラ
メータを含み、１命令語のロケーション部に含まれる。
第３図はこの発明の高速シーケンス演算装置の実施例を
示す図である。この高速シーケンス演算装置、つまり高
速プログラマブルコントロー５ＰＣは主としてｃＰＵｌ
０．０５−ＲＯＭ１１、シーケンスメモリ部１２．命
令語フェッ＋ ｍ １３ 、 シー ケア Ｘ 演３Ｅ
Ｏ６１４、ｉ ／ Ｏｆｉ ％り部１２．命令語フェ
ッチｇＩＡ１３．シーケンス演算部１４ 、 ｉ ／
ｏメモリ部１５ 、 ｉ ／ ｏインタフェース１９お
よび周辺装置インターフェース２０から構成され、デー
タバス、アドレスバス及び制御ラインで接続されている
。ＣＰＵｌ０はＯ３（オペレーティングシステム）−Ｒ
ＯＭｌｌ内に記憶されているＯＳプログラムに基づいて
動作し、プログラマブルコントローラ全体の動作を制御
する。このＣＰＵｌ０はｉ ／ 。
示す図である。この高速シーケンス演算装置、つまり高
速プログラマブルコントロー５ＰＣは主としてｃＰＵｌ
０．０５−ＲＯＭ１１、シーケンスメモリ部１２．命
令語フェッ＋ ｍ １３ 、 シー ケア Ｘ 演３Ｅ
Ｏ６１４、ｉ ／ Ｏｆｉ ％り部１２．命令語フェ
ッチｇＩＡ１３．シーケンス演算部１４ 、 ｉ ／
ｏメモリ部１５ 、 ｉ ／ ｏインタフェース１９お
よび周辺装置インターフェース２０から構成され、デー
タバス、アドレスバス及び制御ラインで接続されている
。ＣＰＵｌ０はＯ３（オペレーティングシステム）−Ｒ
ＯＭｌｌ内に記憶されているＯＳプログラムに基づいて
動作し、プログラマブルコントローラ全体の動作を制御
する。このＣＰＵｌ０はｉ ／ 。
インタフェース１９を介してのｉ ／ ｏモジュール２
１の入出力、周辺装置インタフェース２０を介しての周
辺装２ｉ２２へのサービスに加えて、シーケンス演算部
１４では処理できないタイマ、カウンタ、四則演算等の
ファンクション命令を実行する。シーケンスメモリ部１
２は第１図（Ａ）及び第２図で説明したように命令語が
格納されており、ＣＰＵｌ０から起動がかかると命令語
を命令しレジスタである命令語フェッチ部１３に出力す
る。シーケンス演算部１４はＣＰＵｌ０からのコントロ
ール信号によって起動がかかると命令語フェッチ部１３
からＯＰコードをフェッチし、同時にシーケンスメモリ
部１２あるいは後述するフリップフロップ１８からｉ
／ ｏアドレスをフェッチして、ビット単位の論理演算
をＣＰＵｌ０を介在せずに直接に高速で実行する。この
シーケンス演算部１４とＣＰＵｌ０とはバス要求信号Ｂ
ＵＳＲＱ及びパスアクルッジ信号ＢＵＳＡＫによって接
続されており、バスがぶつからないように切換えられる
。シーケンス演算部１４で処理している命令語のＯＰコ
ードの中にタイマ、カウンタ、ファンクション命令語が
あると、バスがｃｒｔｒｔ０に切換えられＣＰＵｌ０で
そのＯＰコードについて処理が実行される。命令語フェ
ッチ部１３に読出されたｉ ／ ｏアドレスは８ビット
メモリ部１５にバイトアドレスとして一時記憶され、同
時にビットアドレスとして８ｔｏｌデコーダ及び１ビッ
ト書込回路１７に記憶される。ｉ１０メモリ部１５はＣ
ＰＵｌ０からはバイト単位でアクセスされ、一方シーケ
ンス演算部１４からはビット単位でアクセスされるので
メモリ効率が良くなり、ｉ ／ ｏモジュール２１との
転送あるいはファンクション命令の実行等が早くできる
。第３図の入力状情報は８ｔｏｌデコーダ１６により入
力アドレスについて、ｉ ／ ｏメモリ部１５のバイト
データから必要な１ビットを取出し、ＯＰフードフェッ
チ時に１ビットから成るフリップフロップ１８にラッチ
させる。シーケンス演算部１４からの出力情報は、ＯＰ
コードが出力命令である場合に同じｉ ／ ｏアドレス
が２度出力され、更に次の命令がＮＯＰ命令となるよう
に１つ前の命令語に含まれている出力アドレスのバイト
データをラッチし、その１ビット書込回路１７によって
再びｉ ／ ｏメモリ部１２に格納されているため、シ
ーケンス演算部１４がＯＰコードをフェッチした時点で
第３図の人力情報もフリップフロップ１８にラッチされ
ており、シーケンス演算部１４は直ちにビット演算を行
なう、ビット演算は本出願人による特願昭５５−５０７
１３号明細書に示されている列サイクリツク演算方式に
より、入力情報と分岐情報とを入力シフトレジスタにセ
ットするだけのラダー演算専用の回路によって行なわれ
る。このため、Ｔ／Ｅ＝０の入力命令はｌクロック、Ｔ
／Ｅ＝１の入力命令は２クロツクで実行でき、ｌ命令実
行時間をメモリアクセス１回分の時間で終了させること
ができる。上述した回路構成によって、アクセスタイム
１００ｎｓのメモリを使用した場合、入力命令１００ｎ
ｓ。
１の入出力、周辺装置インタフェース２０を介しての周
辺装２ｉ２２へのサービスに加えて、シーケンス演算部
１４では処理できないタイマ、カウンタ、四則演算等の
ファンクション命令を実行する。シーケンスメモリ部１
２は第１図（Ａ）及び第２図で説明したように命令語が
格納されており、ＣＰＵｌ０から起動がかかると命令語
を命令しレジスタである命令語フェッチ部１３に出力す
る。シーケンス演算部１４はＣＰＵｌ０からのコントロ
ール信号によって起動がかかると命令語フェッチ部１３
からＯＰコードをフェッチし、同時にシーケンスメモリ
部１２あるいは後述するフリップフロップ１８からｉ
／ ｏアドレスをフェッチして、ビット単位の論理演算
をＣＰＵｌ０を介在せずに直接に高速で実行する。この
シーケンス演算部１４とＣＰＵｌ０とはバス要求信号Ｂ
ＵＳＲＱ及びパスアクルッジ信号ＢＵＳＡＫによって接
続されており、バスがぶつからないように切換えられる
。シーケンス演算部１４で処理している命令語のＯＰコ
ードの中にタイマ、カウンタ、ファンクション命令語が
あると、バスがｃｒｔｒｔ０に切換えられＣＰＵｌ０で
そのＯＰコードについて処理が実行される。命令語フェ
ッチ部１３に読出されたｉ ／ ｏアドレスは８ビット
メモリ部１５にバイトアドレスとして一時記憶され、同
時にビットアドレスとして８ｔｏｌデコーダ及び１ビッ
ト書込回路１７に記憶される。ｉ１０メモリ部１５はＣ
ＰＵｌ０からはバイト単位でアクセスされ、一方シーケ
ンス演算部１４からはビット単位でアクセスされるので
メモリ効率が良くなり、ｉ ／ ｏモジュール２１との
転送あるいはファンクション命令の実行等が早くできる
。第３図の入力状情報は８ｔｏｌデコーダ１６により入
力アドレスについて、ｉ ／ ｏメモリ部１５のバイト
データから必要な１ビットを取出し、ＯＰフードフェッ
チ時に１ビットから成るフリップフロップ１８にラッチ
させる。シーケンス演算部１４からの出力情報は、ＯＰ
コードが出力命令である場合に同じｉ ／ ｏアドレス
が２度出力され、更に次の命令がＮＯＰ命令となるよう
に１つ前の命令語に含まれている出力アドレスのバイト
データをラッチし、その１ビット書込回路１７によって
再びｉ ／ ｏメモリ部１２に格納されているため、シ
ーケンス演算部１４がＯＰコードをフェッチした時点で
第３図の人力情報もフリップフロップ１８にラッチされ
ており、シーケンス演算部１４は直ちにビット演算を行
なう、ビット演算は本出願人による特願昭５５−５０７
１３号明細書に示されている列サイクリツク演算方式に
より、入力情報と分岐情報とを入力シフトレジスタにセ
ットするだけのラダー演算専用の回路によって行なわれ
る。このため、Ｔ／Ｅ＝０の入力命令はｌクロック、Ｔ
／Ｅ＝１の入力命令は２クロツクで実行でき、ｌ命令実
行時間をメモリアクセス１回分の時間で終了させること
ができる。上述した回路構成によって、アクセスタイム
１００ｎｓのメモリを使用した場合、入力命令１００ｎ
ｓ。
出力命令２００ｎｓの高速演算が実行できる。
（発明の効果）
以上説明したように、この発明によって命令語のＯＰコ
ードとｉ ／ ｏアドレスをずらしてシーケンスメモリ
に格納しかつプログラマブルコントローラに簡単な変換
回路を付加することにより、高速のシーケンス演算がで
きる。
ードとｉ ／ ｏアドレスをずらしてシーケンスメモリ
に格納しかつプログラマブルコントローラに簡単な変換
回路を付加することにより、高速のシーケンス演算がで
きる。
第１図（Ａ）はこの発明における命令語のシーケンスメ
モリへの格納状態を示す図、第１図（Ｂ）は命令語のフ
ェッチ状態を示す図、第２図はこの発明における命令語
のシーケンスメモリへの格納の詳細例を示す図、第３図
はこの発明の高速シーケンス演算装置の実施例を示す図
、第４図（Ａ）は従来のシーケンスプログラムの命令語
のメモリへの格納状態を示す図、第４図（Ｂ）はそのフ
ェッチ状態を示す図である。 ｌＯ・・・ＣＰＵ、１１・・・０３−ＲＯＭ、１２・・
・シーケンスメモリ部、１３・・・命令語フェッチ部、
１４・・・シーケンス演算部、１５・・・ｉ ／ ｏメ
モリ部、１Ｂ・・・８ｔｏｌデコーダ、１７・・・１ビ
ット書込回路、１８・・・フリップフロップ、１３・・
・ｉ１０インタフェース、２０・・・周辺インタフェー
ス。 出願人代理人 安 形 雄 三 蔓 ｌ 図 （，１１） ＣＢ＞
モリへの格納状態を示す図、第１図（Ｂ）は命令語のフ
ェッチ状態を示す図、第２図はこの発明における命令語
のシーケンスメモリへの格納の詳細例を示す図、第３図
はこの発明の高速シーケンス演算装置の実施例を示す図
、第４図（Ａ）は従来のシーケンスプログラムの命令語
のメモリへの格納状態を示す図、第４図（Ｂ）はそのフ
ェッチ状態を示す図である。 ｌＯ・・・ＣＰＵ、１１・・・０３−ＲＯＭ、１２・・
・シーケンスメモリ部、１３・・・命令語フェッチ部、
１４・・・シーケンス演算部、１５・・・ｉ ／ ｏメ
モリ部、１Ｂ・・・８ｔｏｌデコーダ、１７・・・１ビ
ット書込回路、１８・・・フリップフロップ、１３・・
・ｉ１０インタフェース、２０・・・周辺インタフェー
ス。 出願人代理人 安 形 雄 三 蔓 ｌ 図 （，１１） ＣＢ＞
Claims (2)
- （１）オペレーションコードと入出力アドレスとから成
るシーケンスをシーケンスメモリに格納し逐次フェッチ
してビット演算するシーケンス演算方式において、スタ
ート時のオペレーションコードにオペレーションなしＮ
ＯＰ命令を格納させ、入出力命令に対して入出力アドレ
スを対応オペレーションコードよりも順次一段先行させ
て格納させ、出力命令に対しては１つ前のオペレーショ
ンコードとその出力命令との両方に同一の出力アドレス
を格納させ、出力命令の次のＯＰコードにはオペレーシ
ョンなしＮＯＰ命令を格納させると共に入出力アドレス
にはこのオペレーションなしＮＯＰ命令の次のＯＰコー
ドに対応する入出力アドレスを格納させ、オペレーショ
ンコードと共にフェッチされた先行の入出力アドレスを
フリップフロップにラッチさせ、オペレーションコード
をフェッチすると同時に対応入出力アドレスもフェッチ
し、直ちに演算できるようにしたことを特徴とする高速
シーケンス演算方式。 - （２）装置全体の動作を制御するＣＰＵと、オペレーシ
ョンコード及び入出力アドレスから成るシーケンスを格
納しているシーケンスメモリ部と、このシーケンスメモ
リ部からシーケンスをフェッチする命令レジスタである
命令語フェッチ部と、この命令語フェッチ部からの入出
力アドレスを一時的に格納する入出力メモリ部と、オペ
レーションコード及び入出力アドレスを用いてビット演
算を行なうシーケンス演算部とを具えるシーケンス演算
装置において、前記入出力メモリ部からのバイトデータ
の形式の入出力アドレスから必要な１ビットを取出し１
ビットの入力情報を出力する８ｔｏｌデコーダと、オペ
レーションコードをフェッチする時に前記入力情報をラ
ッチするフリップフロップと、前記シーケンス演算部か
らの出力情報に応答して前記入出力メモリ部からのバイ
トデータ形式の出力アドレスの１ビットだけを書替えて
再び前記入出力メモリ部に入力する１ビット書込回路と
から成ることを特徴とする高速のシーケンス演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP304885A JPS61161509A (ja) | 1985-01-11 | 1985-01-11 | 高速シ−ケンス演算方式及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP304885A JPS61161509A (ja) | 1985-01-11 | 1985-01-11 | 高速シ−ケンス演算方式及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161509A true JPS61161509A (ja) | 1986-07-22 |
Family
ID=11546426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP304885A Pending JPS61161509A (ja) | 1985-01-11 | 1985-01-11 | 高速シ−ケンス演算方式及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335104U (ja) * | 1986-08-26 | 1988-03-07 | ||
| JP2008047052A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 高速入出力機能を備える制御装置、及びその制御データの制御方法 |
-
1985
- 1985-01-11 JP JP304885A patent/JPS61161509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335104U (ja) * | 1986-08-26 | 1988-03-07 | ||
| JP2008047052A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 高速入出力機能を備える制御装置、及びその制御データの制御方法 |
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