JPH0223443A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0223443A JPH0223443A JP63174707A JP17470788A JPH0223443A JP H0223443 A JPH0223443 A JP H0223443A JP 63174707 A JP63174707 A JP 63174707A JP 17470788 A JP17470788 A JP 17470788A JP H0223443 A JPH0223443 A JP H0223443A
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- Japan
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- 230000006870 function Effects 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 25
- 238000007689 inspection Methods 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読み出し専用メモリを内蔵したマイクロコンピ
ュータに関し、特にプログラムの機密保護の方式及び該
方式を実現する為の手段に関する。
ュータに関し、特にプログラムの機密保護の方式及び該
方式を実現する為の手段に関する。
従来の技術を図面を用いて説明する。通常読み出し専用
メモリ （以下ＲＯＭと称す）を内蔵した１チツプマイ
クロコンピユータ（以下マイコンと称す）は出荷検査時
において、正常に機能することのテスト及びユーザーの
開発したＲＯＭデータがチップ上に正しく配置されてい
ることのテストを行う。このテストの為にマイコンはテ
スト端子と称する特別な端子を有しているが、テスト端
子はユーザーにとっては全く不要な端子の為、通常能の
端子と兼用にしており、３値入力等の構造を持っている
。以下に本発明の主要部分であるＲＯＭデータのテスト
方法について従来技術を述べる。
メモリ （以下ＲＯＭと称す）を内蔵した１チツプマイ
クロコンピユータ（以下マイコンと称す）は出荷検査時
において、正常に機能することのテスト及びユーザーの
開発したＲＯＭデータがチップ上に正しく配置されてい
ることのテストを行う。このテストの為にマイコンはテ
スト端子と称する特別な端子を有しているが、テスト端
子はユーザーにとっては全く不要な端子の為、通常能の
端子と兼用にしており、３値入力等の構造を持っている
。以下に本発明の主要部分であるＲＯＭデータのテスト
方法について従来技術を述べる。
第４図は従来のマイコンのＲＯＭデータのテスト方法の
概念図である。通常動作時、テスト信号：５１はノンア
クティブになっており、制御回路：５２は動作していな
い。またスイッチ＝５７はインストラクション・レジス
タ：５６からデコーダへと接続されている。プログラム
・カウンタ：５４でアドレスされるＲＯＭデータがイン
ストラクション・レジスタ：５６にフェッチされ、シス
テムクロックφ：５８に同期してデコーダへと送られる
。マイコンは該ＲＯＭデータに対応した命令を実行し、
１回の処理が終了する。一方テストを行う際にはテスト
信号：５１をアクティブにする。テスト信号：５１を受
は取った制御回路：５２は、スイッチ：５７をデコーダ
ー側からデータバス：６０側へ結ぎ換えプログラム・カ
ウンタ：５４の値をＯ番地を指すようセットする。
概念図である。通常動作時、テスト信号：５１はノンア
クティブになっており、制御回路：５２は動作していな
い。またスイッチ＝５７はインストラクション・レジス
タ：５６からデコーダへと接続されている。プログラム
・カウンタ：５４でアドレスされるＲＯＭデータがイン
ストラクション・レジスタ：５６にフェッチされ、シス
テムクロックφ：５８に同期してデコーダへと送られる
。マイコンは該ＲＯＭデータに対応した命令を実行し、
１回の処理が終了する。一方テストを行う際にはテスト
信号：５１をアクティブにする。テスト信号：５１を受
は取った制御回路：５２は、スイッチ：５７をデコーダ
ー側からデータバス：６０側へ結ぎ換えプログラム・カ
ウンタ：５４の値をＯ番地を指すようセットする。
インストラクション・レジスタ＝５６はＲＯＭ：５５の
０番地のデータをフェッチし、システムクロックφ：５
８に同期してＲＯＭデータをデータバス：６０へ出力す
る。データバス：６ｏへ出力されたＲＯＭデータは、出
力バッファ：６１へ送られ圧力端子：６２〜６５より外
部へ出力する。
０番地のデータをフェッチし、システムクロックφ：５
８に同期してＲＯＭデータをデータバス：６０へ出力す
る。データバス：６ｏへ出力されたＲＯＭデータは、出
力バッファ：６１へ送られ圧力端子：６２〜６５より外
部へ出力する。
これによってＲＯＭデータを外部より観測することが可
能になる。また制御回路：５２は、システムクロックφ
：５８に同期してプログラム・カウンタの値を１だけイ
ンクリメントし、次の番地をアドレッシングする。
能になる。また制御回路：５２は、システムクロックφ
：５８に同期してプログラム・カウンタの値を１だけイ
ンクリメントし、次の番地をアドレッシングする。
以上の動作をＲＯＭ：５５の０番地より最大番地まで行
うことにより全てのＲＯＭデータを外部に圧力させ観測
することができる。得られた観測値と実際のＲＯＭデー
タと比較して良品、不良品の判定を行う。
うことにより全てのＲＯＭデータを外部に圧力させ観測
することができる。得られた観測値と実際のＲＯＭデー
タと比較して良品、不良品の判定を行う。
しかしながら上述した従来のＲＯＭデータのテスト方法
では、テストモードに入いる方法さえ分かってしまえば
第三者が容易にプログラムを入手できてしまうという欠
点があった。最近の民生・産業機器はマイコンを使用し
たものが数多くあり、各製品の正確を特徴づける要因と
してソフトウェアが相当の位置を占めている。またソフ
トウェアの開発工数も増大してきており、プログラムの
機密保護は重要な課題となっている。
では、テストモードに入いる方法さえ分かってしまえば
第三者が容易にプログラムを入手できてしまうという欠
点があった。最近の民生・産業機器はマイコンを使用し
たものが数多くあり、各製品の正確を特徴づける要因と
してソフトウェアが相当の位置を占めている。またソフ
トウェアの開発工数も増大してきており、プログラムの
機密保護は重要な課題となっている。
この問題の解決策として、テストモードに入いる方法を
複雑にしたり、出荷検査時にＲＯＭデータのテストを行
った後、ＲＯＭデータを読み出し不可能にする等の方式
もある。しかしテストモードに入いる方法を複雑にする
と、ユーザにとって不要なテスト回路が相当複雑になる
上チップ面積の増大を招く、またＲＯＭデータを読み出
し不可能にすると、評価及び不良解析時に支障をきたし
、いづれも効率の低下は避けられない。
複雑にしたり、出荷検査時にＲＯＭデータのテストを行
った後、ＲＯＭデータを読み出し不可能にする等の方式
もある。しかしテストモードに入いる方法を複雑にする
と、ユーザにとって不要なテスト回路が相当複雑になる
上チップ面積の増大を招く、またＲＯＭデータを読み出
し不可能にすると、評価及び不良解析時に支障をきたし
、いづれも効率の低下は避けられない。
本発明のマイク四コンピュータはポリノミナル・カウン
タで構成された擬似ランダム信号発生器と、該信号発生
器を用いてＲＯＭデータを暗号化する手段を有している
。
タで構成された擬似ランダム信号発生器と、該信号発生
器を用いてＲＯＭデータを暗号化する手段を有している
。
次に本発明について図面を用いて説明する。
第１図は本発明の概念図である。第２図は本発明におい
て第１図における暗号化回路＝１０部分の一実施例を示
す図である。第１図においてテストモード時、ＲＯＭデ
ータがデータバス：１１に送られるところまでは従来と
の差異はない。すなわちテスト信号：２がアクティブの
時、制御回路：３により所定の値にセットされたＰＣ：
４によりアドレッシングされるＲＯＭデータがインスト
ラクション・レジスタ：６ヘフエツチサレ、制御回路：
３により出力される制御信号：９によりスイッチニアが
切り換わりＲＯＭデータは次のサイクルでデコーダへは
送られず、データバス：１１へ送出される。
て第１図における暗号化回路＝１０部分の一実施例を示
す図である。第１図においてテストモード時、ＲＯＭデ
ータがデータバス：１１に送られるところまでは従来と
の差異はない。すなわちテスト信号：２がアクティブの
時、制御回路：３により所定の値にセットされたＰＣ：
４によりアドレッシングされるＲＯＭデータがインスト
ラクション・レジスタ：６ヘフエツチサレ、制御回路：
３により出力される制御信号：９によりスイッチニアが
切り換わりＲＯＭデータは次のサイクルでデコーダへは
送られず、データバス：１１へ送出される。
通常動作時は制御信号：９はノンアクティブになってお
り、暗号化回路：１０は機能せずデータバス：１１のデ
ータをそのまま出力バッファ：１２へ出力する様な構造
になっている。逆にテストモード時は、制御信号；９は
アクティブになり、暗号化回路が働いてデータバス：１
１上のデータを暗号化して出力バッファ：１２に出力す
る。この様に暗号化されて出力されたＲＯＭデータは第
三者にとって意味ののないデータとなって直接解読する
のは非常に困難である。従って本発明のマイコンはＲＯ
Ｍデータの検査も行えかつプログラムの機密性が高い。
り、暗号化回路：１０は機能せずデータバス：１１のデ
ータをそのまま出力バッファ：１２へ出力する様な構造
になっている。逆にテストモード時は、制御信号；９は
アクティブになり、暗号化回路が働いてデータバス：１
１上のデータを暗号化して出力バッファ：１２に出力す
る。この様に暗号化されて出力されたＲＯＭデータは第
三者にとって意味ののないデータとなって直接解読する
のは非常に困難である。従って本発明のマイコンはＲＯ
Ｍデータの検査も行えかつプログラムの機密性が高い。
次に暗号化回路：１０の一実施例の説明を第２図を用い
て説明する。
て説明する。
第２図はデータバス：１１が４ビツトの場合の暗号化回
路の例である。第２図において２０〜２３はレジスタで
システムクロック：２５に同期して、レジスタ内のデー
タを１つ右のレジスタへシフトさせるシフトレジスタを
構成している。すなわちシステムクロックφ：２５に同
期してレジスタ：２１のデータのレジスタ：２２へ、レ
ジスタ＝２２のデータはレジスタ：２３へ、レジスタ＝
２３のデータはレジスタ２０ヘシフトされる。ただしレ
ジスタ：２１へ送られるデータはレジスタ：２０とレジ
スタ：２３のデータの排他的論理和をとったものであり
、これらで謂るポリノミナル・カウンタを構成している
。３３〜３６はポリノミナル・カウンタの出力であるが
、これらは擬似ランダム信号を出力していると見なすこ
とができる。本実施例では４ビツトのポリノミナル・カ
ウンタを例にとっているのでカウンタの周期は２４であ
る。
路の例である。第２図において２０〜２３はレジスタで
システムクロック：２５に同期して、レジスタ内のデー
タを１つ右のレジスタへシフトさせるシフトレジスタを
構成している。すなわちシステムクロックφ：２５に同
期してレジスタ：２１のデータのレジスタ：２２へ、レ
ジスタ＝２２のデータはレジスタ：２３へ、レジスタ＝
２３のデータはレジスタ２０ヘシフトされる。ただしレ
ジスタ：２１へ送られるデータはレジスタ：２０とレジ
スタ：２３のデータの排他的論理和をとったものであり
、これらで謂るポリノミナル・カウンタを構成している
。３３〜３６はポリノミナル・カウンタの出力であるが
、これらは擬似ランダム信号を出力していると見なすこ
とができる。本実施例では４ビツトのポリノミナル・カ
ウンタを例にとっているのでカウンタの周期は２４であ
る。
従ってこの範囲内でのポリノミナル・カウンタの出力が
擬似ランダム信号として扱われる。一般的なｎビットポ
リノミナル・カウンタにおいて、ｎが大きい程その出力
は理想的なランダム信号に近づくが、如何なるｎに対し
てもポリノミナル・カウンタが構成できることが知られ
ている。
擬似ランダム信号として扱われる。一般的なｎビットポ
リノミナル・カウンタにおいて、ｎが大きい程その出力
は理想的なランダム信号に近づくが、如何なるｎに対し
てもポリノミナル・カウンタが構成できることが知られ
ている。
さてマイコンが通常動作を行っている時は、制御信号：
２８がノンアクティブになっておりスイッチ群：２７は
暗号化回路を切り離し、データバス：２６とダイレクト
に接続している。次にテストモードになった時、制御信
号：２８がアクティブになりスイッチ群：２７はポリノ
ミナル・カウンタとデータバス：２６との排他的論理和
の出力側に接続している。更にポリノミナル・カウンタ
のリセット信号：２４がアクティブになり所定の値にセ
ットされる。出力端子：２９〜３２にはデータバス：２
６上方ＲＯＭデータと擬似ランダム信号との排他的論理
和出力、すなわち暗号化されたＲＯＭデータがシステム
クロックφ：２５に同期して出力される。
２８がノンアクティブになっておりスイッチ群：２７は
暗号化回路を切り離し、データバス：２６とダイレクト
に接続している。次にテストモードになった時、制御信
号：２８がアクティブになりスイッチ群：２７はポリノ
ミナル・カウンタとデータバス：２６との排他的論理和
の出力側に接続している。更にポリノミナル・カウンタ
のリセット信号：２４がアクティブになり所定の値にセ
ットされる。出力端子：２９〜３２にはデータバス：２
６上方ＲＯＭデータと擬似ランダム信号との排他的論理
和出力、すなわち暗号化されたＲＯＭデータがシステム
クロックφ：２５に同期して出力される。
第３図は本発明の第２の実施例を示す図である。
第３図において４０〜４３はレジスタでこれらでポリノ
ミナル・カウンタを構成している。尚第３図はテストモ
ード時における暗号化回路部分のブロック図であり、第
２図におけるポリノミナル・カウンタのリセット信号：
２４．出力制御スイッチ群：２７．出力バッファ：３７
は省略している。
ミナル・カウンタを構成している。尚第３図はテストモ
ード時における暗号化回路部分のブロック図であり、第
２図におけるポリノミナル・カウンタのリセット信号：
２４．出力制御スイッチ群：２７．出力バッファ：３７
は省略している。
例えば第３図の例のようにデータバス：４８が８ビツト
である場合、擬似ランダム信号発生器としてのポリノミ
ナル・カウンタを必ずしも８ビツトで構成する必要はな
く、ポリノミナル・カウンタの出力１本に対しデータバ
スを２本割り尚てることも可能である。
である場合、擬似ランダム信号発生器としてのポリノミ
ナル・カウンタを必ずしも８ビツトで構成する必要はな
く、ポリノミナル・カウンタの出力１本に対しデータバ
スを２本割り尚てることも可能である。
この実施例ではデータバスの本数が増加しても暗号化回
路の占める面積は変わらないという利点がある。
路の占める面積は変わらないという利点がある。
以上説明したように本発明のマイクロコンピュータはテ
スト時におけるＲＯＭデータのテストをＲＯＭデータを
暗号化することにより行っている為、プログラムの機密
性が高く、また暗号化を行う回路をポリノミナル・カウ
ンタを用いて構成しているのでチップ面積の増加が従来
と比較してあまり大きくならずコストにも影響を及ぼさ
ないという利点がある。
スト時におけるＲＯＭデータのテストをＲＯＭデータを
暗号化することにより行っている為、プログラムの機密
性が高く、また暗号化を行う回路をポリノミナル・カウ
ンタを用いて構成しているのでチップ面積の増加が従来
と比較してあまり大きくならずコストにも影響を及ぼさ
ないという利点がある。
第１図は本発明の概念図。
第２図は第１図の暗号化回路部分の第１の実施例を説明
するための図。 第３図は本発明の第２の実施例を説明するための図。 第４図は従来のマイクロコンピュータの構成図。 ｌ、５０・・・・・・テスト端子、２．５１・・・・・
・テスト信号、３，５２・・・・・・制御回路、４，５
４・・・・・・フログラム・カウンタ、５．５５・・・
・・・ＲＯＭ、６．５６・・・・・・インストラクショ
ン・レジスタ、７．５７・・・・・・スイッチ、８．５
８・・・・・・システムクロック、９゜５９・・・・・
・制御信号、１０・・・・・・暗号化回路、１１゜６０
・・・・・・データバス、１２．６１・・・・・・出力
バッファ、１３，１４，１５，１６，６２，６３，６４
，６５・・・・・・出力端子、２０．２１．２２．２３
．４０．４１゜４２．４３・・・・・・レジスタ、２４
・・・・・・リセット信号、２５・・・・・・システム
クロック、２６．４８・・・・・・テ−タバス、２７・
・・・・・スイッチ群、２８・・・・・・制御信号、２
９．３０．３１．３２・・・・・・出力端子、３３，３
４゜３５．３８・・・・・・ポリノミナル・カウンタの
出力、３７・・・・・・出力ハッファ。 代理人 弁理士 内 原 晋 茅 尋
するための図。 第３図は本発明の第２の実施例を説明するための図。 第４図は従来のマイクロコンピュータの構成図。 ｌ、５０・・・・・・テスト端子、２．５１・・・・・
・テスト信号、３，５２・・・・・・制御回路、４，５
４・・・・・・フログラム・カウンタ、５．５５・・・
・・・ＲＯＭ、６．５６・・・・・・インストラクショ
ン・レジスタ、７．５７・・・・・・スイッチ、８．５
８・・・・・・システムクロック、９゜５９・・・・・
・制御信号、１０・・・・・・暗号化回路、１１゜６０
・・・・・・データバス、１２．６１・・・・・・出力
バッファ、１３，１４，１５，１６，６２，６３，６４
，６５・・・・・・出力端子、２０．２１．２２．２３
．４０．４１゜４２．４３・・・・・・レジスタ、２４
・・・・・・リセット信号、２５・・・・・・システム
クロック、２６．４８・・・・・・テ−タバス、２７・
・・・・・スイッチ群、２８・・・・・・制御信号、２
９．３０．３１．３２・・・・・・出力端子、３３，３
４゜３５．３８・・・・・・ポリノミナル・カウンタの
出力、３７・・・・・・出力ハッファ。 代理人 弁理士 内 原 晋 茅 尋
Claims (2)
- （１）読み出し専用メモリを内蔵したマイクロコンピュ
ータにおいて、該メモリデータを暗号化し、外部へ出力
する手段を有することを特徴とするマイクロコンピュー
タ。 - （２）擬似ランダム信号発生器を有し、該信号発生器の
出力と前記該メモリデータとの論理演算を行い暗号化す
る機能を有することを特徴とする特許請求の範囲第１項
記載のマイクロコン ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174707A JPH0223443A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174707A JPH0223443A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223443A true JPH0223443A (ja) | 1990-01-25 |
Family
ID=15983250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174707A Pending JPH0223443A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223443A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614590U (ja) * | 1992-07-31 | 1994-02-25 | 三ツ星ベルト株式会社 | 極薄平ベルト |
| US5428685A (en) * | 1992-01-22 | 1995-06-27 | Fujitsu Limited | IC memory card and method of protecting data therein |
| JP2016085774A (ja) * | 2014-10-24 | 2016-05-19 | 株式会社メガチップス | 記憶装置、及び記憶装置の信頼性テスト方法 |
-
1988
- 1988-07-12 JP JP63174707A patent/JPH0223443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428685A (en) * | 1992-01-22 | 1995-06-27 | Fujitsu Limited | IC memory card and method of protecting data therein |
| WO2004077300A1 (ja) * | 1992-01-22 | 2004-09-10 | Yoshimasa Kadooka | Icメモリカード及びそのデータ保護方法 |
| JPH0614590U (ja) * | 1992-07-31 | 1994-02-25 | 三ツ星ベルト株式会社 | 極薄平ベルト |
| JP2016085774A (ja) * | 2014-10-24 | 2016-05-19 | 株式会社メガチップス | 記憶装置、及び記憶装置の信頼性テスト方法 |
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