JPH02235167A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のプロセッサと、これらのプロセッサに
より共有される共有メモリとから成る情報処理装置に関
する。

（従来の技術） 例えば、装置の制御を、複数のプロセッサを同時に動作
させて行なうマルチプロセッサ方式の情報処理装置では
、各プロセッサがそれぞれ固有に使用するメモリの他に
、同時に共有する共有メモリを備える場合がある。

この共有メモリについては、通常、複数のプロセッサが
同時にアクセスすることがないよう、競合調整が行なわ
れること、及び、他のプロセッサが書込みを行なった領
域については、その領域に該当する別のプロセッサのキ
ャッシュを無効化する制御が必要となる。

第２図に、そのような従来の情報処理装置のブロック図
を示す。

図の装置は、共有メモリ１０に対し、例えば２つのプロ
セッサＡ及びプロセッサＢが接続された構成となってい
る。

共有メモリ１０には、ブ己セッサＡと直接接続された制
御部Ａ及びプロセッサＢと直接接続された制御部Ｂの他
に、優先制御部１１、キャッシュ制御部ｌ２及びメモリ
モジュール１３が設けられている。

制御部Ａと制御部Ｂは、何れもいわゆるインタフェース
の役割りをする回路である。また、優先制御部１１は、
プロセッサＡとプロセッサＢとがメモリモジュール１３
に対しアクセスを行なった場合、その競合を調整する回
路で、いわゆるバスコントローラと同様の動作を行なう
回路である。

キャッシュ制御部１２は、例えばプロセッサＡが、一旦
メモリモジュール１３に所定のデータを書込んだ場合、
その領域に該当するプロセッサＢのキャッシュを無効化
するための制御を行なう回路である。メモリモジュール
１３は、プロセッサＡ及びプロセッサＢによって所定の
データが書込まれあるいは読出される、例えば、ダイナ
ミック・ランダム・アクセス・メモリ等から構成される
。

ここで、プロセッサＡ及びプロセッサＢは、何れも次の
ような信号を共有メモリ１ｏに出力し、あるいは共有メ
モリ１０から受入れる。

先ず、アドレス信号ＡＤＨは、メモリモジュール１３の
書込みあるいは読出しアドレスを内容とする信号である
。また、データ信号ＤＡＴは、プロセッサＡ−？ＩＢが
メモリモジュール１３に対し書込みを行なう信号、ある
いはメモリモジュール１３から読出され、プロセッサＡ
’ＰＢに出力される信号である。

メモリ起動信号ＭＳＴは、プロセッサＡやＢが共有メモ
リ１０に対し、書込みあるいは読出し動作を開始する前
に、共有メモリ１０の起動をかける信号である。メモリ
リード信号ＭＲＤは、プロセッサＡやＢが、共有メモリ
１０のメモリモジュール１３を読出す動作を開始する指
示のための信号である。また、メモリライト信号ＭＷＲ
は、同様に書込み動作を開始する指示信号である。

メモリアクセス終了信号ＭＡＥは、先に、メモリ起動信
号ＭＳＴによって起動をかけられた共有メモリ１ｏがプ
ロセッサＡやＢに対し、アクセスを終了する旨を通知す
る信号である。キャッシュ無効化信号ＩＲＱは、共有メ
モリ１０がプロセッサＡやＢに対し、そのキャッシュ無
効化処理開始を指示する信号である。

最後に、キャッシュ無効化アドレス信号ＳＩＡは、プロ
セッサＡやプロセッサＢのキャッシュメモリの所定のア
ドレスについて、その無効化のためのアドレス信号であ
る。

このキャッシュの無効化動作については、第３図を用い
て説明することとし、先ず、第２図に示した情報処理装
置の一般的な動作説明を行なう。

始めに、読出し動作開始に当たっては、例えば、プロセ
ッサＡが共有メモリ１０に対し、アドレス信号ＡＤＨ，
メモリスタート信号ＭＳＴ，メモリリード信号ＭＲＤを
送信する。これに対し、共有メモリ１ｏの制御部Ａは、
メモリスタート信号ＭＳＴを受信したとき、優先制御部
１１に対し起動をかける． 優先制御部１１は、ここで、プロセッサＢが共有メモリ
ＩＱに対しアクセスしているかどうか、そのアクセス状
態をチェックする。プロセッサＢがアクセスしていない
場合には、制御部Ａに対し応答を返し、データの読出し
を許可する。また、プロセッサＢが共有メモリ１０に対
しアクセスしている場合には、そのアクセスの終了を待
ってから制御部Ａに対し読出し許可のための応答を返す
。制御部Ａが読出し許可の応答を受取ると、先にプロセ
ッサＡから受信したアドレス信号ＡＤＲより、ロウアド
レス信号（ＲＡＳ）及びカラムアドレス信号（ＣＡＳ）
をメモリモジュール１３に供給し、目的のアドレスから
データを読取る。そして、アクセス終了時、プロセッサ
Ａに対し、メモリアクセス終了信号ＭＡＥ及びデータＤ
ＡＴを送信する。

プロセッサＡは、このようにして共有メモリ１ｏから所
定のデータを読取ることができるが、このような制御部
Ａを介するメモリモジュール１３のアクセスは、比較的
時間がかかるため、通常、内部に図示しないキャッシュ
メモリを内蔵している。そして、最近に読出された一定
量のデータをキャッシュメモリに格納し、これをアクセ
スしてアクセス動作の高速化を図っている。

また、書込み動作は次のような手順で行なわれる。

先ず、プロセッサＡが共有メモリ１０に対し、アドレス
信号ＡＤＲと、書込み用のデータＤＡＴ、メモリスター
ト信号ＭＳＴ，メモリライト信号ＭＷＲを出力する。

共有メモリ１０の制御部Ａは、これらの信号を受信する
と、先に説明したと同様の要領で、優先制御部１１に対
し起動をかける。優先制御部１１は、先に説明したと同
様に、アクセスの競合をチェックした後、制御部Ａに書
込み許可の応答を返す。制御部Ａは、その応答を受信後
、メモリモジュール１３に対し、ロウアドレス信号（Ｒ
ＡＳ）と、カラムアドレス信号（ＣＡＳ）と、メモリラ
イト信号Ｍ　Ｗ’　Ｒ及びデータ信号ＤＡＴを送出し、
目的のアドレスへデータを書込む。そして、そのアクセ
ス終了時、プロセッサＡに対しメモリアクセス終了信号
ＭＡＥを出力する。

一方、プロセッサＡによってメモリモジュール１３の一
定の領域にデータが書込まれると、その領域に該当する
プロセッサＢのキャッシュを無効化しなければならない
。そこで、キャッシュ制御部１２は、制御部Ｂを介して
、プロセッサＢに対し、キャッシュ無効化信号ＩＲＱと
キャッシュ無効化アドレス信号ＳＥＡとを出力する。プ
ロセッサＢがこれらの信号を受信すると、内蔵するキャ
ッシュメモリを調べ、キャッシュ無効化アドレスと同一
のアドレスについてデータを保持している場合には、そ
のデータを無効化する。実際には、キャッシュメモリを
アクセスするために、論理アドレスとキャッシュメモリ
の物理アドレス相互間の変換用テーブルを内蔵している
。従って、そのテーブル内のアドレスがキャッシュ無効
化アドレスＳＩＡと一致した場合、そのアドレスを無効
化するような処理を行なう。

上記の動作は、プロセッサＡについて説明したが、プロ
セッサＢについても全く同様に行なわれろ。

さて、第３図に、従来の情報処理装置の動作説明図を示
す。

この図は、キャッシュメモリの無効化動作を説明するた
めのものである。

この例の場合、プロセッサＡ及びプロセッサＢは、それ
ぞれ同一の論理的なアドレス空間を持つよう構成されて
いる。そして、そのアドレス空間は、それぞれのプロセ
ッサの持つ固有のメモリをアクセスするためのローカル
メモリのアドレス空間２と、共有メモリのアドレス空間
５とが混在する構成となっている。共有メモリのアドレ
ス空間５については、プロセッサＡについてもプロセッ
サＢについても、全く同一の論理アドレスが付されてい
る。これは次のような理由による。

先ず、プロセッサＡの共有メモリ１ｏに対するアクセス
が行なわれると、プロセッサＡからはメモリアドレスＡ
ＤＨが共有メモリ１０に対して出力される。この場合、
供給メモリ１ｏは、そのメモリアドレスＡＤＨを、その
ままプロセッサＢに対しキャッシュ無効化アドレスＳＩ
Ａとして出力する。

プロセッサＢは、これを受入れて、プロセッサＡが書込
みを行なった領域について、図のＸ印のようにその部分
のアクセスを禁止するための無効化処理を行なう。無効
化処理部３は、キャッシュメモリ４に対し、このような
無効化処理を実行する回路である。

（発明が解決しようとする課題） ところで、上記のような従来の情報処理装置においては
、次のような問題があった。

第３図において、例えばプロセッサＡがアドレス空間を
設定し、その所定の部分に共有メモリのアドレス空間５
を設定する。そして、まだ未使用状態の共有メモリ１ｏ
に対しアクセスを開始すると、書込み動作が行なわれた
場合、先に説明した要領で、プロセッサＢに対する無効
化処理の要求が発せられる。

プロセッサＢについては、まだそのアドレス空間内にお
ける共有メモリのアドレス空間が設定されておらず、自
動的にプロセッサＡと整合するようなアドレス空間が設
定されてしまう。そして、キャッシュメモリ４の無効化
が実行される。

上記方式では、共有メモリ１ｏに２以上のプロセッサが
接続されていたとしても、何れか１つのプロセッサの設
定した共有メモリのアドレス空間と同一位置に、それぞ
れのプロセッサの共有メモリのアドレス空間が設定され
ることになる。

従って、例えばプロセッサＡについては、全アドレス空
間における共有メモリのアドレス空間が理想的な位置に
あるとしても、他のプロセッサについて同様のことがい
えるとは限らない。即ち、他のプロセッサについては、
その位置に共有メモノのアドレス空間が設定されると、
ローカルメモリの所定のアドレス空間が分断されたりし
て、プログラムの処理効率を低下させる場合もある。こ
れを避けるためには、強制的に決められた共有メモリの
アドレス空間を考慮してメモリマッピングを行なわなけ
ればならない。従って、この方式は他のプロセッサに対
しメモリマッピング上の大きな制約を課すことになる。

しかし、各プロセッサが実行している既存のプログラム
の中には、このような制約があった場合、そのまま実行
が困難なものもある。即ち、既存のプログラムやデータ
等のソフトウェア資産が、そのままの状態で承継できな
いといった問題点があった。

本発明は以上の点に着目してなされたもので、共有メモ
リ１０に接続された複数のプロセッサが、それぞれ自由
に共有メモリのアドレス空間を設定しアクセスできるよ
うにした情報処理装置を提供することを目的とするもの
である。

（課題を解決するための手段） 本発明の情報処理装置は、複数のプロセッサと、これら
のプロセッサにより共有される共有メモリとから成り、
前記各プロセッサには、他のプロセッサが書込み動作の
ために前記共有メモリをアクセスしたとき出力されるメ
モリアドレスを受入れて、自己が予め設定した前記共有
メモリのアドレス空間における、対応するメモリアドレ
スにアドレス変換するアドレス変換部と、このアドレス
変換部の変換後のメモリアドレスに該当するキャッシュ
メモリを無効化する無効化処理部とを設けたことを特徴
とするものである。

（作用） 以上の本発明の装置は、各プロセッサがそれぞれ自由に
共有メモリのアドレス空間を設定し、共有メモリからキ
ャッシュ無効化アドレスが入力した場合には、それぞれ
アドレス変換部においてアドレス変換を行なった後、無
効化処理部がキャッシュメモリの相当するアドレスを無
効化する。この結果、各プロセッサは、大きさも位置も
自由に共用メモリのアドレス空間を設定し、それぞれ効
率良くそのメモリマッピングを行なうことができる。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明の情報処理装置のブロック図を示す。

図の装置は、共有メモリ１０をプロセッサＡとプロセッ
サＢとが共有している場合の例を示している。

ここで、プロセッサＡとプロセッサＢとは何れも同様の
構成をしており、キャッシュメモリ４と、この無効化を
処理する無効化処理部３と、アドレス変換部２１及び設
定アドレス空間判定部２２とを備えている。

尚、この他に、各プロセッサには、それぞれ各種演算処
理のための制御部やローカルメモリ等が格納されている
が、図示を省略している，また、本発明の情報処理装置
においては、各プロセッサは、それぞれ図に示すように
、自由な大きさのアドレス空間を設定し、又、その中の
ローカルメモリ用のアドレス空間２と共有メモリ用のア
ドレス空間５とは、それぞれ別々の位置に自由に設定し
ている。勿論、共有メモリのアドレス空間５の大きさも
、必ずしも等しく選定する必要はなく、共有メモリ１０
が許容する領域以下であればよい。

ここで、アドレス変換部２１は、共有メモリ１０から出
力されるキャッシュ無効化アドレスＳＩＡを、自己のア
ドレス空間における対応する共有メモリのアドレスに変
換する回路から成る。

実際には、この実施例の場合、自己の共有メモリのアド
レス空間の最小アドレスＭＩＮとキャッシュ無効化アド
レスＳＩＡとを加算して、新たなメモリアドレスＡＤＨ
’を得る加算回路から構成される。

設定アドレス空間判定部２２は、自己の設定した共有メ
モリのアドレス空間の最小アドレスＭＩＮと最大アドレ
スＭＡＸを格納し、自己がアクセスしようとするメモリ
アドレスＡＤＨと比較して、共有メモリ１０をアクセス
する場合に、そのメモリスタート信号ＭＳＴを生成する
回路である。

第４図に本発明のアドレス変換部の動作説明図を示し、
第５図に上記設定アドレス空間判定部のブロック図を示
す。

先ず、第４図において、本発明のアドレス変換部は、プ
ロセッサＡから出力されるメモリアドレス、即ち共有メ
モリ１０から出力されるキャッシュ無効化アドレスＳＩ
Ａに、プロセッサＢの共有メモリの最小アドレスＭＩＮ
を加算する。そして、プロセッサＢの共有メモリのメモ
リアドレスＡＤＨ’を生成する。

この場合、図のように、プロセッサＡから出力されるメ
モリアドレスは、共有メモリの先頭から数えてＸ番目の
アドレスとすると、共有メモリＢについてもその先頭か
らＸ番目のアドレスに該当する。しかしながら、プロセ
ッサＡについては、その共有メモリの最初のアドレスは
、論理アドレス空間内の自己の共有メモリのアドレス空
間の最小アドレスとなる。一方、プロセッサＢについて
も、そのプロセッサＢの設定したアドレス空間内の共有
メモリのアドレス空間の最小アドレスとなる。

この各プロセッサの最小アドレスの相違を考慮して、ア
ドレス変換部はアドレスの整合を行なっ？いる。

次に、設定アドレス空間判定部２２は、第５図に示すよ
うに、最小アドレス設定部２２＋　と、最小アドレス比
較部２２■と、最大アドレス設定部２２，と、最大アド
レス比較部２２４と、アンドゲート２２，とから構成さ
れている。

そして、ブロセヅサがアクセスしようとするメモリアド
レスＡＤＲは、最小アドレス比較部２２■と最大アドレ
ス比較部２２４とに同時に入力する。最小アドレス設定
部２２、の出力は最小アドレス比較部２２■に入力し、
メモリアドレスＡＤＨと比較される。また、最大アドレ
ス設゛定部２２，の出力は、最大アドレス比較部２２４
に入力し、メモリアドレスＡＤＨと比較される。

最小アドレス設定部２２＋には、第１図に示したような
、プロセッサが設定した共有メモリのアドレス空間５の
最小値を格納しておく。また、最大アドレス設定部２２
，には、第１図に示した共有メモリのアドレス空間５の
最大値を設定しておく。

？こで、例えば、最小アドレス比較部２２■は、メモリ
アドレスＡＤＲが最小アドレスよりも大きい場合に、ハ
イレベルの信号をアンドゲート２２ｓに向けて出力する
ものとする。また、最大アドレス比較部２２４は、メモ
リアドレスＡＤＨが最大アドレスよりも小さい場合に、
ハイレベルの信号をアンドゲート２２８に向けて出力す
るものとする。

このように構成すると、メモリアドレスＡＤＲが最小ア
ドレスと最大アドレスの中間にある場合にのみ、アンド
ゲート２２，からハイレベルの信号が出力され、その他
の場合には、アンドゲート２２．からロウレベルの信号
が出力されることになる。

この結果、アンドゲート２２６から出力される信号を、
第１図に示すようにメモリスタート信号ＭＳＴとして使
用し、これを共有メモリ１０に向けて出力してやれば、
何れのプロセッサも予め設定した共有メモリのアドレス
空間のアクセスの際、共有メモリ１ｏを自動的に起動す
ることができる。

以上のように、第１図の装置においては、例えばプロセ
ッサＡがメモリアドレスＡＤＲを用いて共有メモリ１ｏ
をアクセスしようとすると、設定アドレス空間判定部２
２がメモリスタート信号ＭＳＴを生成して共有メモリ１
ｏに出力する。

また、こうしてプロセッサＡによる共有メモリ１０への
書込み等が行なわれると、プロセッサＢのアドレス変換
部２１にキャッシュ無効化アドレスＳＩＡが入力する。

このキャッシュ無効化アドレスＳＩＡが先に説明したよ
うにアドレス変換部２１で変換され、無効化処理部３が
動作してキャッシュメモリの無効化が実行される。逆の
場合の動作も同様である。

尚、第６図〜第８図に、第１図に示したアドレス変換部
２１の具体的なアドレス変換例の動作説明図を示す。

第６図は、先ず、プロセッサの論理的アドレス空間が８
ＭＢ（メガバイト）、共有メモリのアドレス空間が２Ｍ
Ｂの場合の例を示し、第７図はそれぞれ３２ＭＢとＩ　
ＭＢの例、第８図はそれぞれＩ　ＭＢと５１２κＢ（キ
ロバイト）の例を示す。

先ず、第６図の場合、キャッシュ無効化アドレスＳＩＡ
の上位２ビットが、最小アドレスＭＩＮの上位２ビット
とそのまま置換えられる。残りのビットについてはその
ままにし、メモリアドレスＡＤＨ’が得られる。

第７図の場合には、最小アドレスＭＩＨの上位５ビット
が、キャッシュ無効化アドレスＳＩＡの上位５ビットに
置換えられ、新たなメモリアドレスＡＤＨ’が得られる
。

第８図の場合には、最小アドレスの上位１ビットが、キ
ャッシュ無効化アドレスＳＩＡの上位１ビットと置換え
られて、新たなメモリアドレスＡＤＨ’が得られる。

以上のように、アドレス変換部２１は比較的簡単な構成
で実現でき、いわゆる加算等の演算を実際に行なわなく
てもその実施が可能である。

本発明は以上の実施例に限定されない。

上記の例では、プロセッサを２つ所有したものを示した
が、プロセッサの数は何台あっても差し支えない。また
、設定アドレス空間の判定等は、他の比較回路等を用い
て自由に構成して差し支えない。

（発明の効果） 以上説明した本発明の情報処理装置によれば、他のプロ
セッサが書込み動作のために共有メモリをアクセスした
とき、そのメモリアドレスを変換するアドレス変換部を
設けて、自己の共有メモリのアドレス空間の無効化用に
変換するので、各プロセッサは自由にアドレス空間を設
定することができる。これにより、各プロセッサのソフ
トウェアの構成等の自由度が増し、システムを効率良く
運用することができる。

【図面の簡単な説明】

第１図は本発明の情報処理装置のブロック図、第２図は
従来の情報処理装置のブロック図、第３図は従来の情報
処理装置の動作説明図、第４図は本発明のアドレス変換
部の動作説明図、第５図は設定アドレス空間判定部のブ
ロック図、第６図〜第８図まではアドレス変換部のアド
レス変換例を示す説明図である。 ２・・・ローカルメモリのアドレス空間、３・・・無効
化処理部、４・・・キャッシュメモリ、５・・・共有メ
モリのアドレス空間、 １０・・・共有メモリ、２１・・・アドレス変換部、２
２・・・設定アドレス空間判定部。 本発明の情報処理ｍ置ブロック図 第　　ｌ　　図 プロセッサＡの アドレス空間 プロセッサＢの アドレス空間 従来の情報処理装Ｎ勤作説明図 第３図 従来の情報処理装置ブロック図 第２図 アドレス変換部動作説明図 第４図 ＡＤＨ 設定アドレス空問判定部ブロック図 第５図 ＜ＳＩＡ＞ ＜ＡＤＲ＞ アドレス変換例 第６図 ＜ＳＩＡ＞ ＜ＡＤＲ’＞ アドレス変換例 第８図 ＜ＳＩＡ＞ ＜　Ａ　Ｄ　Ｒ’＞ アドレス変換例 第７図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサと、 これらのプロセッサにより共有される共有メモリとから
   成り、 前記各プロセッサには、 他のプロセッサが書込み動作のために前記共有メモリを
   アクセスしたとき出力されるメモリアドレスを受入れて
   、自己が予め設定した前記共有メモリのアドレス空間に
   おける、対応するメモリアドレスにアドレス変換するア
   ドレス変換部と、このアドレス変換部の変換後のメモリ
   アドレスに該当するキャッシュメモリを無効化する無効
   化処理部とを設けたことを特徴とする情報処理装置。