JPH04175946A - マルチプロセッサ・データ処理システムおよびそれに用いられるキャッシュ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はマルチプロセッサ・データ処理システムおよび
それに用いられるキャッシュ装置に関する。

〔従来の技術〕

プロセッサシステムにおいて、プロセッサのマシンサイ
クル時間とメインメモリの動作時間のギャップを埋める
ために、高速の動作時間で働くキャッシュメモリをプロ
セッサとメインメモリの間に置き、システムの性能を向
上させる技術が知られている。従来、キャッシュへのス
トア方式については、ニー・シー・エム、コンピユーテ
イング・サーベイ、ボリューム１４、ナンバー３、セブ
テンバー、１９８２の第５００頁から第５０２頁（Ａ　
ＣＭ、　Ｃｏｍｐｕｔｉｎｇ、５ｕｒｖｅｙｓ、ＶｏＱ
、　１４　、　Ｎ１３　。

Ｓｅｐｔｅｍｂｅｒ　　１９８２．　ｐｐ、５００−５
０２）に述べられているように、ライト・スルー方式と
コピー・バック方式がある。

前者のライト・スルー方式は、プロセッサが書き込みを
行なう場合にキャッシュにヒツトすれば、キャッシュと
メインメモリの両方に書き込みを行ない常にキャッシュ
とメインメモリの内容を一致させておく方式である。後
者のコピー・バック方式ではプロセッサ書き込みを行な
う場合にキャッシュにヒツトすれば、メインメモリには
書き込みを行なわず、キャッシュにのみ書き込みを行な
う方式である。このコピー・バック方式に関連するもの
として例えば１９７１年９月１ｏ日の米国特許出願第１
７９，３７６を優先権主張の基礎とした日本特公昭５１
−４９５３５号が挙げられる。

しかしながら、性能面から見るとコピー・バック方式は
キャッシュにヒツトした時に、メインメモリに書き込み
を行なわないために、メインメモリへの書き込み時間が
省略でき、性能的にライト・スルー方式よりもメリット
がある。また、このメインメモリに対する書き込み時間
の省略により、メインメモリに要求されるスルー・プツ
トが軽減されるというメリットもある。マルチ・プロセ
ッサ・システムでは特にこのメモリ・スループットの軽
減が、システム性能を向上させるうえで重要なポイント
となる。

一方、米国特許筒４，２６４，９５３号には、ひとつの
メインメモリと通信する複数のプロセッサと、該複数の
プロセッサに対応した複数のキャッシュメモリと、複数
のプロセッサからの仮想アドレス（論理アドレス）を物
理アドレスに変換する複数のアドレス変換機構と、入出
力デバイスとを有するマルチプロセッサデータ処理シス
テムが開示されている。この米国特許によって開示され
たシステムにおいては、メインメモリの共有領域のデー
タがキャッシュに格納された場合にキャッシュ格納デー
タがメインメモリの共有領域の更新データと対応しなく
なると言う問題を回避するためにメインメモリの共有領
域のデータのキャッシュへの書き込みが禁止され、一方
入呂カデバイスのデータがキャッシュに格納された場合
にキャッシュ格納データが入出力デバイスの更新データ
と対応しなくなるという問題を回避するため入出力デバ
イスのデータがキャッシュ中で無効化（パージ）される
ものである。

また従来、メインメモリとの一致性を保証しない高速な
メモリとしてレジスタが用いられている。

レジスタはプロセッサ固有のメモリとして、小容量では
あるが特に高速な動作が可能となっている。

〔発明が解決しようとする課題］ 従来、キャッシュメモリはメインメモリとの整合性を保
証するため、扱うデータ量がキャッシュ容量を越えたり
、アクセスするデータがキャッシュ内に無いと、メイン
メモリへのアクセスを起こし、性能低下の要因となる。

しかし、マルチプロセッサシステムにおいて、共有メモ
リ空間へのアクセスの場合には整合性を取る必要がある
が、各プロセッサが個別に使用するメモリ空間へのアク
セスの場合には敢て整合性を保証する必要はない。

従来技術ではこの点が考慮されていなかった。

またレジスタの場合には、ユーザー・アプリケーション
に合わせてレジスタ空間を適当なサイズに設定したり、
一つのマイクロプロセッサ内に収まりきれない容量のレ
ジスタ空間を持つことはできない。また、命令コード中
でも、メモリとレジスタへのアクセスは区別されている
。そのため、メモリ階層上のどの位置にどのデータを置
くといった指定をユーザーおよびシステム設計者が自由
に行なうことはできなかった。

本発明の目的は、キャッシュメモリの特徴を活かしたう
えで、レジスタのようにローカルなメモリ空間をユーザ
ーが設定できるようにすることで、マルチプロセッサシ
ステムに適したメモリシステムを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、メモリ空間は多段階に分割
される。各段階の区別を行ないたいレベルには、その段
階よりも下位（メインメモリ）側のメモリとの整合性を
とるべき領域へのアクセスであるか否かを判定する領域
判定回路を設ける。

例えば個々にキャッシュデバイスを有する複数のプロセ
ッサが、システムバスを介してメインメモリと結合して
いるマルチプロセッサシステムにおいては次のようにな
る。すなわち、メインメモリは複数のプロセッサ、入出
力デバイスによってライト・アクセスされる共有領域と
、複数のプロセッサによってそれぞれライト・アクセス
される複数のプライベート領域とに分割される。複数の
キャッシュデバイスは、プロセッサから発生されたアド
レスが共有領域またはプライベート領域のいずれかをア
クセスすることを判定する領域判定回路を具備する。プ
ロセッサからのアクセスが共有領域であれば、キャッシ
ュデバイスはライトスル一方式またはコピー・バック方
式に従って動作する。一方プロセッサからのアクセスが
プライベート領域であれば、キャッシュデバイスはあた
かもローカル・メモリのように動作する。

さらに、キャッシュデバイスはメインメモリの共有領域
のデータが他のプロセッサもしくは入出力デバイスによ
って書き換えられた場合は、キャッシュの格納データを
無効化する無効化制御回路を具備する。

［作用］ 物理的なメモリ階層の、ある特定のレベルにおいて、下
位メモリとの整合性を保証する必要がない領域へのアク
セスであると判定されると、そのアクセスは下位のメモ
リへのアクセスを引き起こさない。

そこでユーザーは、物理的なメモリ階層に応じて、物理
的なメモリ空間を多段階に分割する。論理的に上位段階
に位置する領域には、物理的に上位階層に位置するメモ
リ空間を割り当てる。その結果、論理的に上位に位置す
る領域へのアクセスに要する時間は最悪ケースにおいて
、下位に位置する領域へのアクセス時間よりも短くなる
。さらに、頻繁にアクセスするデータを、より上位段階
の領域に、ユーザーが意図的には位置すれば、平均アク
セス時間も゛短縮される。

例えば前記のマルチプロセッサシステムの場合、メイン
メモリもしくはキャッシュをアクセスするプロセッサの
アドレスが共有領域またはプライベート領域のいずれか
をアクセスするかが領域判定回路の出力によって判定さ
れる。

前者（共有領域アクセス）の場合、領域判定回路の出力
に従って、キャッシュデバイスはライト・スルー方式も
しくはコピー・バック方式に従って動作する。従って、
キャッシュとメインメモリの格納データの整合性が保証
され、他のプロセッサもしくは入出力デバイスは、メイ
ンメモリの格納データをリード・アクセスすることによ
って、プロセッサ間もしくはプロセッサー人出力デバイ
ス間のデータ通信が可能となる。コピー・バック方式に
従って動作しており、かつ、他のプロセッサもしくは入
出力デバイスがメインメモリの同一アドレスにライト動
作を行った場合は、キャッシュとメインメモリの格納デ
ータは一致しなくなるので、無効化制御回路はキャッシ
ュの格納データを無効化する。

後者（プライベート領域アクセス）の場合、領域判定回
路の出力に従って、キャッシュデバイスはローカル・メ
モリとして動作する。すなわち、プロセッサからのライ
ト・アクセスのアドレスがキャッシュにヒツトした場合
は、プロセッサからのライト・データはメインメモリに
書き込まれることなく、キャッシュにのみ書き込まれる
ので、ライト動作を短時間で終了することが可能となる
。

本発明のその他の目的および特徴は、下記の実施例から
明らかとなろう。

〔実施例〕

以下、本発明の一実施例を説明する。

第２図は本発明の一実施例による共有メモリ型マルチプ
ロセッサシステムの構成を示したものである。プロセッ
サ１，２は各々それに付属するキャッシュ３，４を持つ
。キャッシュ３，４はメインメモリバス７に接続され、
命令およびデータを格納するメインメモリ５につながる
。メインメモリバス７には、入出力デバイス６も接続さ
れ、メインメモリバス７を介してデータのやり取りを行
なう。

プロセッサ１，２内にはアドレス変換テーブル８．９が
存在し、プロセッサ１，２がデータをアクセスするとき
の論理アドレスから物理アドレスへのアドレス変換に用
いられる。プロセッサ１゜２とキャッシュ３，４とのイ
ンターフェース１４゜１５にはアドレス変換後の物理ア
ドレスが送出される。

キャッシュ３，４内にはアドレス・アレイ１０゜１１と
データ・アレイ１２．１３が存在する。データ・アレイ
１２．１３は、メインメモリ５のデータの一時記憶場所
として使用でき、かつその−部またはすべてをメインメ
モリ５とは独立なローカル・メモリとしても使用できる
。アドレス・アレイ１０．１１はデータアレイ１２．１
３に格納されているデータの物理アドレスを保持してい
る。

第１図はキャッシュ３の内部構成を示したものである。

尚、キャッシュ４の内部構成もキャッシュ３と同一であ
る。本実施例を通して、ワードは４バイト長のデータを
表す。１４はプロセッサ１とキャッシュ３との間のイン
ターフェース信号群で、４バイト幅のデータ線１４−１
、アドレスを示す２４ビツト幅のアドレス線１４−２、
および制御線１４−３から成る。また、キャッシュ３は
メインメモリパス７につながる。メインメモリバス７は
、４バイト幅のデータ線７−１、ワードアドレスを示す
２２ビツト幅のアドレス幅７−２、および制御線７−３
から成る。

本実施例のキャッシュは、ブロック長４バイトのダイレ
クトマツプ方式を用いている。アドレス・アレイ１０は
、８１９２カラムＸＩＯビツトの２ボ一トＲＭＡ　（Ｒ
ａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で構成され
る。１０ビツトの内訳は、９ビツトのアドレス・タグ、
１ビツトの有効ビットである。データ・アレイ１２は８
１９２カラム×３２ビツトのＲＡＭで構成される。デー
タ・アレイ１２はデータの一時記憶場所であり、データ
・アレイ１２のあるカラムに有効なデータが格納されて
いる場合には、アドレス・アレイ１０の同一のカラムに
該データのアドレスの上位９ビツトがアドレス・タグと
して格納され、有効ビットがオン（１）となる。

第３図はアドレス２４ビツトのフィールドを示したもの
である。第０ビツトは最上位ビットで、第２３ビツトは
最下位ビットである。第○ビットから第８ビツトはアド
レス・タグ・フィールドであり、アドレス・アレイ１０
に格納される情報である。第９ビツトから第２１ビツト
はカラム・フィールドであり、アドレス・アレイ１０、
あるいはデータ・アレイ１２のカラム選択すなわち、Ｒ
ＡＭのアドレスに用いられる。また第Ｏビットから第１
１ビツトは領域判定フィールドでもあり、領域の判定を
行なうのに用いられる。第２２゜２３ビツトは、ワード
内のバイト位置を示すバイト・フィールドである。

第１図のアドレス・アレイ１０のＲＡＭのアドレスとし
ては、プロセッサ１からのアドレス線１４−２のカラム
・フィールド３３と、メインメモリバス７のアドレス線
７−２がらのカラム・フィールド３４が用いられる。３
２．３５は、１４−２あるいは７−２のタグ・フィール
ドであり、アドレス・タグ比較器２２．２３に入力され
る。

アドレス・タグ比較器２２．２３のもう一方の入、　　
力は、アドレス・アレイ１０の、２つのボートから読み
だされたアドレス・タグ４１．４２である。

比較結果は、ヒツト／ミス信号４３．４４とじてキャッ
シュ制御回路２１に報告される。３８は１４−２のアド
レス・タグ・フィールドである。

また、３６は、プロセッサ側のアドレス線１４−２とメ
インメモリ側のアドレス線７−２を結ぶパスである。

データ・アレイ１２のアドレス３７は、アドレス線１４
−２のカラム・フィールドが使われる。

データ・アレイ１２への書き込み／読み出しパス３９は
、プロセッサ側のデータ線１４−１とメインメモリ側の
アドレス線７−１につながる。

２０はキャッシュメモリ３．４とメインメモリ５の間で
デニタの整合性を保熱する領域（整合性保証領域）と、
整合性を保証しない領域（整合性非保証領域）を判定す
るための領域判定回路である。領域判定回路２０への入
力は、アドレス線１４−２の領域判定フィールドの１２
ビツト（信号３０）と、アドレス線７−２の領域判定フ
ィールドの１２ビツト（信号４６）であり、判定結果は
それぞれ信号線３１．４５で報告される。信号線３１．
４５共に、値が１の時には整合性非保証領域を示し、０
の時には整合性保証領域を示す。

信号線３１はキャッシュ制御回路２■に入力され、ステ
ートマシン１２０の入力となる。また、メインメモリ５
からキャッシュ３，４にデータ転送がなされる際に、信
号線３１の値がキャッシュ３のデータ・アレイ１０の領
域識別ビットとしてセットされる。これに対して信号線
４Ｓは、キャッシュ３のカラムの無効化制御に用いられ
る。

第４図は領域判定回路２０の内部構成を示す図である。

５０．５１はそれぞれ１２ビツト長のレジスタであり、
５０にはコピー・バック領域の上限アドレスの上位１２
ビツトを設定し、５１にはコピー・バック領域の下限ア
ドレスの上位１２ビツトを設定するレジスタである。プ
ロセッサｌからのアドレス線１４−２の上位１２ビツト
３０の値Ａとレジスタ５０．５１内の値Ｕ、Ｌが大ｌＪ
Ｘ比較回路５２で比較され、Ｌ≦Ａ≦Ｕてあれば領域判
定信号３１の値はｌ（整合性非保証領域を示す）となり
、Ａ（ＬあるいはＵ）Ａである時には信号３１の値はＯ
（整合性保証領域を示す）となる。

（同様に、メインメモリバス７上のアドレス・タグ・フ
ィールド′値４６に対してもレジスタ５０゜５１内の値
との比較がなされる。その結果は信号４５に反映され、
Ｌ、Ｕの間の値である場合に信号４５の値は１になる。

） 第５図はメモリ空間の領域分割を示す図である。

メモリ空間は１６進数でｏｏｏｏｏｏからＦＦＦＦＦＦ
までアドレッシング可能である。このうち、ｏｏｏｏｏ
ｏからＦＦＦＦＦＦまでは整合性保証領域６０である。

また、ＦＦ８０００からＦＦＦＦＦＦまでは、整合性非
保証領域６１゜６２．６３である。メインメモリの整合
性保証領域６０には、プロセッサ１．プロセッサ２、お
よび、入出力デバイス６からのライト・アクセスが起こ
る。一方、メインメモリの整合性非保証領域６１に対し
ては、入出力デバイス６からのライト・アクセスだけが
起こる。メモリ空間ＦＦ７ＦＦＦからＦＦＦＦＦＦにお
ける、プロセッサ１からのライト・アクセスはキャッシ
ュメモリ３に対してのみ起こり、プロセッサ２からのラ
イト・アクセスはキャッシュメモリ４に対してのみ起こ
る。プロセッサ１゜２からの整合性非保証領域６２．６
３へのライト・アクセスはメインメモリに対しては行な
われない。これらのアクセス制御は、プロセッサ１ある
いはプロセッサ２内のアドレス変換テーブル８あるいは
９で行なわれる。例えば、プロセッサ１がデータをアク
セスするときに、その論理アドレスがメインメモリ５の
物理アドレスに変換されるが、その変換後のアドレスが
整合性保証領域６０あるいは整合性非保証領域６２のア
ドレス範囲になるように、アドレス変換テーブルの内容
が設定される。

入出力デバイス６のみによってアクセスされるプライベ
ート領域である整合性非保証領域６１゜プロセッサ１の
みによってアクセスされるプライベート領域である整合
性非保証領域６２．プロセッサ２のみによってアクセス
されるプライベート領域である整合性非保証領域６３の
アドレスはアドレス空間中で重複しているが、それぞれ
プライベート領域であるため、この重複アドレス空間の
同一アドレスに対応するこれら整合性非保証領域６１．
６２，６．３のデータ相互の整合性を保証する必要は一
切無い。従って、これらの領域６１゜６２．６３は入出
力デバイス６．プロセッサｌ。

２に対するローカルメモリのためのアドレス空間の領域
として利用することができる。

上記領域を判定するために第４図におけるレジスタ５０
に１６進数Ｕが設定され、レジスタ５１には１６進数り
が設定される。これにより、プロセッサ１から整合性非
保証領域６２にアクセスがなされたときには信号線３１
の値が１となら、キャッシュ制御回路２１はキャッシュ
３をローカルメモリとして扱う。

しかしながらここに一つの問題がある。すなわち、整合
性非保証領域のデータはすべてキャッシュ３，４に収ま
りきらなければならない。そのため、レジスタ５ｏと５
１を用いて設定する整合性非保証領域のサイズはキャッ
シュ容量によって制限され、本実施例の場合には最大で
３２　ｋＢｙｔｅとなる。

第６図は上記動作を制御するキャッシュ制御回路２１の
内部構成を示す図である。１２０は整合性保証領域への
リード／ライト動作および整合性非保証領域へのリード
／ライト動作を制御するステート・マシンであり、１４
０はメインメモリバスの監視によるアドレスアレイの無
効化動作を制御する回路である。

ステート・マシン１２０の入力は、現在のステートを示
すステート信号群１１０、プロセッサ側のアドレスタグ
とアドレスアレイ１０内のタグとを比較した結果を報告
するヒツト／ミス信号４３゜アドレスアレイ１０から読
みだされた有効ビット信号１００−ａ、および更新ビッ
ト信号１００−ｂ、領域判定結果の報告信号３１．プロ
セッサとキャッシュ間のインターフェース制御入力信号
群１、４−３−　ａ　、メモリバス制御信号７−３−ａ
である。インターフェース制御入力信号１４−３−ａは
、プロセッサがアクセスを開始したことを指示するアク
セス開始信号、リード／ライト識別信号からなる。メモ
リバス制御信号７−３−ａは、メモリバスサイクル終了
を報告する信号である。

ステート・マシン１２０の出力は、キャッシュ内のアド
レス・アレイ１０．データ・アレイ１２の読み出し・書
き込みを制御する内部制御信号群１３０、メモリバス制
御信号群７−３−ｂ、インターフェース制御出力信号１
４−３−ｂである。

メモリバス制御信号群７−３−ｂは、メモリバスサイク
ルの開始信号、読み出し／ＩＦき込み指示信号から成る
。また、インターフェース制御出力信号１４−３−ｂは
、プロセッサに対するアクセス終了信号である。

ステート・マシン１２０は、各入力信号に反応して、前
記制御動作を実現する出力信号を送出する。特に本ステ
ート・マシン１２０には、領域判定結果の報告信号３１
が入力されているので、この判定結果により整合性保証
領域と整合性非保証領域の両方へのアクセスの制御動作
がこのステート・マシン１２０だけで実現されている。

アドレスアレイ１０の無効化動作を制御する回路１４０
の入力は、メインメモリバス上のアドレスタグとアドレ
スアレイ内のタグとを比較した結果を報告するヒツト／
ミス信号４４、同じくメインメモリバス７上のアドレス
・タグ・フィールド値の領域判定結果を報告する信号４
５．メインメモリバス上のアドレスによってアドレスア
レイから読み出された有効ビット信号１００−ｃ、およ
び、メモリバス制御信号群７．−３−　ｂである。メモ
リバス制御信号群７−３−ｂはメモリバス開始信号、読
み呂し／書き込み指示信号からなる。

回路１４０は、メモリバス制御信号群７−３−すからメ
インメモリバス上の他のマスクからメインメモリに対す
る書き込みがある。ことを認識し、そのときの信号４４
および１００−ｃの状態に従って、アドレスアレイ無効
化のための無効化制御信号１５０を送出する。

以下に、第７図、第８図および第９図のフローチャート
を参照してキャッシュメモリ３のキャラ“シュ制御回路
２１の制御動作を説明する。

■、プロセッサ１によるキャッシュ３．メインメモリ５
のリード： プロセッサ１から発生されたアドレス信号が整合性保証
領域へのアクセスか、整合性非保証領域へのアクセスか
を判定する（第７図　ステップ７００）。

（１）整合性保証領域からのリード。

整合性保証領域においてはライト・スルー方式でライト
・アクセスが行なわれる。

第７図のステップ７００において、プロセッサｌから発
生されたアドレス信号の上位１２ビツトの値ＡがＡ（Ｌ
またはＵＳＡである時に、第４図の比較回路５２の領域
判定信号３１の値はＯとなって、整合性保証領域６０へ
のアクセスであることが判明する。この領域判定信号３
１が比較回路５２より出力される間に、処理は第７図の
ステップ７０１のキャッシュ検索動作に移行される。

このステップ７０１のキャッシュ検索動作において、キ
ャッシュ３のアドレス・アレイ１０が検索され、その結
果ヒツトしていれば（すなわち、アクセスアドレスのア
ドレス・タグ・フィールドの値３２とアドレス・アレイ
１０から読み出された値４１が一致してヒツト信号４３
がアサートされ、かつ、アドレス・タグと同時に読み呂
された有効ビットが１であれば）、キャッシュ３のキャ
ッシュ制御回路２１のステート・マシン１２０は整合性
保証領域判定信号３１．ヒツト信号４３等に応答して処
理を第７図のステップ７０２に移行せしめる。

このステップ７０２においては、プロセッサｌから発生
されたアドレス信号のカラム・フィールドに従って、デ
ータ・アレイ１２がらデータ線１４−１にデータが高速
で読み出され、この読み出しデータはプロセット１に転
送される。

一方、ステップ７０１のキャッシュ検索動作において、
検索の結果ヒツトしていなければ、キャッシュ３のキャ
ッシュ制御回路２１のステート・マシン１２０は整合性
保証領域判定信号３１、ミス信号４３等に応答して処理
を第７図のステップ７０３に移行せしめる。

このステップ７０３においては、アドレス・アレイ１２
から読み出された有効ビットと領域識別ビットとを判定
する。アドレス・アレイ１２がら読み出されたデータは
、プロセッサ側のアドレス信号１４−２のカラムフィー
ルドのみを用いてアクセスされている。そのため、ステ
ップ７０１においてキャッシュミスと判断されても、そ
のカラムにアドレスタグフィールドの値が異なる、有効
なデータがそのカラムに保持されている場合がある。

キャッシュ・ミスのリード時のアドレス・アレイ１２か
ら読み出された有効ビットが１であり、領域識別ビット
が１であることは、プロセッサ１よりのアドレス信号の
カラム・フィールドに対応するキャッシュ３の格納デー
タが整合性非保証領域のデータであることを示している
。この場合、キャッシュメモリに保持されているデータ
を保持／ する必要があり、処理を第７図のステップ７０５に移行
する。それに対して、有効ビットが０（すなわち無効デ
ータが格納されている）の場合又は領域識別ビットがＯ
（すなわち整合性保証領域のデータである）の場合には
キャッシュメモリ中のそのカラムのデータを更新可能で
あり、処理を第７図のステップ７０４に移行する。

このステップ７０４においては、ステート・マシン１２
０はメモリバスサイクルを開始し、プロセッサ１からの
アドレスが信号線３６を介してメインメモリバス７のア
ドレス線７−２に供給される。このアドレスに従って、
メインメモリ５のデータが読み出され、データ線７−１
を介してそのデータがデータ・アレイ】２に書き込まれ
ると同時に、データ線１４−１を介してプロセッサ１に
そのデータが転送される。一方、アドレス・アレイ１ｏ
には、対応するカラムにアドレス・タグが書き込まれ、
有効ビットに１、領域識別ビットにＯが書き込まれる。

一方ステップ７０５においては、ステート・マシン１２
０はメモリバスサイクルを開始し、プロセッサｌからの
アドレスが信号線３６を介してメインメモリバス７のア
ドレスＭ７−２に供給される。このアドレスに従って、
メインメモリ５のデータが読み出され、データ線７−１
とデータ線１４−１を介してプロセッサ１にそのデータ
が転送される。ただしステップ７０５では、ステップ７
０４と異なり、キャッシュ３への書き込みは行なわない
。

（２）整合性非保証領域からのリード：第７図のステッ
プ７００において、プロセッサ１から発生されたアドレ
ス信号の上位１２ビツトの値ＡがＬ≦Ａ≦Ｕである時に
、第４図の比較回路５２の領域判定信号３１の値は１と
なって、整合性非保証領域６２へのアクセスであること
が判明する。この領域判定信号３１が比較回路５２より
出力される間に、処理は第７図のステップ７０６のキャ
ッシュ検索動作に移行される。

このステップ７０６のキャッシュ検索動作において、キ
ャッシュ３のアドレス・アレイ１０が検索され、その結
果ヒツトしていれば、キャッシュ３のキャッシュ制御回
路２１のステート・マシン１２０は整合性非保証領域判
定信号３１．ヒツト信号４３等に応答して処理を第７図
の上述したステップ７０２に移行せしめる。

一方、ステップ７０６のキャッシュ検索動作において、
検索の結果ヒツトしていなければ、キャッシュ３のキャ
ッシュ制御回路２１のステート・マシン１２０は整合性
非保証領域判定信号３１゜ミス信号４３等に応答して処
理を第７図のステップ７０７に移行せしめる。

このステップ７０７おいては、キャッシュ３からプロセ
ッサ１に仮のデータが転送される。仮のデータは、０と
しても良いし、キャッシュ３のデータ・アレイ１２から
読み出された値としてもよい。というのも、整合性非保
証領域からデータを読み出そうとしてキャッシュ・ミス
を起こす（ステップ７ｏ７）ということは、とりもなお
さず設定されていないデータを読み出そうとしたことを
意味し、一般的にはそのプログラムにミスがあると判断
できるからである。

■、プロセッサ１によるキャッシュ３．メインメモリ５
へのライト： プロセッサ１から発生されたアドレス信号が整合性保証
領域へのアクセスか、整合性非保証領域へのアクセスか
を判断する（第８図　ステップ８００）。

（３）整合性保証領域へのライト： 第８図のステップ８００において、プロセッサ１から発
生されたアドレス信号の上位１２ビツトの値ＡがＡ（Ｌ
またはＵ＜Ａである時に、第４図の比較回路５２の領域
判定信号３１の値はＯとなって、整合性保証領域６０へ
のアクセスであることが判明する。この領域判定信号３
１が比較回路５２より出力される間に、処理は第８図の
ステップ８０１のキャッシュ検索動作に移行される。

このステップ８０１のキャッシュ検索動作において、キ
ャッシュ３のアドレス・アレイ１０が検索され、その結
果ヒツトしていれば（すなわち、アクセスアドレスのア
ドレス・タグ・フィールドの値３２とアドレス・アレイ
１０から読み出された値４１が一致してヒツト信号４３
がアサートされ、かつ、アドレス・タグと同時に読み出
された有効ビットが１であれば）、キャッシュ３のキャ
ッシュ制御回路２１のステート・マシン１２０は整合性
保証領域判定信号３１．ヒツト信号４３等に応答して処
理を第８図のステップ８０２に移行せしめる。

このステップ８０２においては、プロセッサ１から発生
されたアドレス信号に従って、ライト・データをキャッ
シュ３のデータ・アレイ１２に書き込む。一方、ステー
ト・マシン１２０はメモリバスサイクルを開始し、メイ
ンメモリ５にも同様にライト・データを書き込む。

一方、ステップ８０１のキャッシュ検索動作において、
検索の結果ヒツトしていなければ、キャッシュ３のキャ
ッシュ制御回路２１のステート・マシン１２０の整合性
保証領域判定信号３１．ミス信号４３等に応答して処理
を第８図のステップ８０３に移行せしめる。

このステップ８０３においては、ライト・データのキャ
ッシュ３のデータ・アレイ１２への書き込みは行われな
い。一方、ステート・マシン１２０はメモリバスサイク
ルを開始し、プロセッサ１からのアドレスに従って、メ
インメモリ５ヘライト・データを書き込む。

（４）整合性非保証領域へのライト： 第８図のステップ８００において、プロセッサ１から発
生されたアドレス信号の上位１２ビツトの値ＡがＬ≦Ａ
≦Ｕである時に、第４図の比較回路５２の領域判定信号
３１の値は１となって、整合性非保証領域６２へのアク
セスであることが判明する。この場合、処理は第８図の
ステップ８０４に移行する。

このステップ８０４においては、プロセッサ１からのラ
イト・データをキャッシュ３のデータ・アレイ１２に書
き込む。この時、プロセッサ１からのライト・データは
メインメモリ５に書き込まれないので、ライト動作を短
時間で終了することが可能となる。また、この際書き替
えられるデータは他のデバイスから直接にはアクセスで
きないため、後述の無効化処理を行なうためにアドレス
線７−２にアドレスを８力する必要がない。その結果、
メモリバス７のバストラフィックを減じ、しかも他のデ
バイスの処理に悪影響を与えない。

■、他のプロセッサ２又は入出力デバイス６によるメモ
リ・ライトに対する処理： プロセッサ１がキャッシュ３とメインメモリ５のライト
・スルー領域６０とに同一データを書き込んだ後、他の
プロセッサ２または入出力デバイス６が上記データのア
ドレスと同一のアドレス位置のメインメモリ５に他のデ
ータを書き込む場合がある。この場合は、キャッシュ３
とメインメモリ５との格納データの対応が保証されなく
なるので、キャッシュ３に格納されたデータを無効化す
る必要がある。

この無効化のために、キャッシュ３のアドレス・アレイ
１０はメインメモリバス７を介して、メインメモリ５に
対するプロセッサ２あるいは入出力デバイス６からの書
き込みアドレスを監視する。

書き込みアドレスはメインメモリ側のアドレス線７−２
から入力され、そのカラム・フィールドがアドレス・ア
レイ１０の１つのボート・アドレス３４に入る。メイン
メモリ５に対して書き込みがなされているか否かは、キ
ャッシュ３のキャッシュ制御回路２１の制御回路１４０
が制御線７−３−ｂを監視することによってなされる。

アドレス・アレイ１０から読み出されたアドレス・タグ
４２とアドレス線７−２のアドレス・タグ・フィールド
３５の値が比較器２３によって比較される。

これらの値が一致して、ビット信号４４がアサートされ
、かつ同時に読み出された有効ビットが１である場合に
は、そのカラムを無効化するために制御信号線１５０を
介してこの有効ビットに０を書き込む。これらの動作は
キャッシュ制御回路２１によって制御される。

以上の無効化の処理の流れが、第９図のフローチャート
に示されている。

メインメモリ側のアドレス線７−２から書き込みアドレ
スが供給されると、ステップ９００に処理が移行され、
このステップ９００では書き込みアドレスによるアドレ
ス・アレイ１０のキャッシュ検索が実行される。

この検索の結果、比較器２３の出力からヒツト信号４４
が出力されると、処理はステップ９０１の無効化処理に
移行される。このステップ９０１において、アドレス・
アレイ１０の該当カラムの有効ビットにＯが書き込まれ
る。一方、ステップ９００のキャッシュ検索結果がミス
である場合、無効化のためのステップ９０１を経由する
こと無く、処理は終了される。この動作によりライト・
スルー領域にえけるキャッシュ３．キャッシュ４、およ
びメインメモリ５のデータの一貫性が保たれる。

本発明は上記の実施例に限定されるものではなく、種々
の変形実施形態を採用することが可能である。

例えば、第２図において、プロセッサ１，２およびキャ
ッシュ３，４の数は２個に限定されるものでは無く、３
個以上接続してデータ処理能力を強化できることは言う
までもない。尚、第２図において、プロセッサ１とキャ
ッシュ３とは１個のマイクロコンピュータのチップ中に
形成され、プロセッサ２とキャッシュ４とは別のマイク
ロコンピュータのチップ中に形成されることも可能であ
る。さらには、第２図の全構成要素を１個のマイクロコ
ンピュータのチップの中に形成することも可能である。

本実施例では、整合性保証領域と整合性非保証領域を１
つのキャッシュメモリで扱っているが、キャッシュメモ
リを複数に分割し、独立にイネーブル、クリア、ローカ
ルに使用するか否かを制御可能とすれば、マルチタスク
処理への対応が可能になる。キャッシュメモリが複数ウ
ェイのセット・アソシアティブ方式の場合には、例えば
ウェイ別にこれらの制御を行なうことができる。その場
合、いくつかのウェイはローカル・メモリとして使用し
、残りは通常のキャッシュ・メモリとして使用する。タ
スク切り替え時には、オペレーティング・システムがこ
れらウェイ別の状態を待避し、異なるタスクが誤って同
じローカル・メモリを使用しないように管理する。タス
クの処理を再開するときには、待避しておいた情報を基
に、再びローカル・メモリの使用を可能にする。

また本実施例では、整合性保証領域に対してはすべてラ
イト・スルー方式に採っているが、さらにこの領域をラ
イト・スルー方式で制御する領域とコピー・バック方式
で制御する領域に２分することが可能である。その場合
、領域判定回路は、整合性非保証領域、整合性保証領域
（コピー・バック領域）、整合性保証領域（ライト・ス
ルー領域）を区別し、その判定結果にしたがってキャッ
シュメモリが制御されることになる。そのようにすると
、複数プロセッサ間の共有データではあっても稀にした
他のデバイスによってアクセスされないデータを、コピ
ー・バック領域に置くことによってさらにメインメモリ
へのアクセスを減らすことができる。

［従来の技術］ 本発明によれば、高速アクセス可能なキャッシュメモリ
を、ローカルメモリとして使用するようにユーザーが設
定できる。その結果、平均データアクセス時間が短縮さ
れると共に、パストラフィックが減少し、システム性能
が向上する。

本発明の効果は、マルチプロセッサ・システムにおいて
、より顕著である。ローカルなメモリ空間へのアクセス
が、他のプロセッサのキャッシュの処理に影響を与えな
くできるため、システム性能が向上する。また、各プロ
セッサの使用するローカルな空間（整合性非保証領域）
はメモリ空間上で同じアドレスを指定することができる
ため、プログラムの共通化が図れる。

【図面の簡単な説明】

第１図は本発明の実施例によるキャッシュデバイスの内
部構成を示すブロックダイヤグラム、第２図は本発明の
実施例によるマルチプロセッサ・データ処理システムの
ブロックダイヤグラム、第３図は本発明の実施例による
メモリ・アクセスのアドレス・フィールドを示す図、第
４図は本発明の実施例によるキャッシュデバイス中の領
域判定回路のブロックダイヤグラム、第５図は第２図の
システムにおけるメインメモリの領域分割を示す図、第
６図は本発明の実施例によるキャッシュデバイス中のキ
ャッシュ制御回路のブロックダイヤグラム、第７図は本
発明の実施例によるマルチプロセッサ・データ処理シス
テムのリード動作を説明するフローチャート、第８図は
本発明の実施例によるマルチプロセッサ・データ処理シ
ステムのライト動作を説明するフローチャート、第９図
は本発明の実施例によるマルチプロセッサ・データ処理
システムの無効化動作を説明するフローチャートである
。 １．２・・・プロセッサ、３，４・・・キャッシュ、５
・・・メインメモリ、６・・・入呂カデバイス、７・・
・メモリバス、８，９・・・アドレス変換器、１０．１
１・・・アドレスアレイ、１２．１３・・・データアレ
イ、１４゜１５・・・プロセッサ・キャッシュ間信号線
、１４−１・・・データ線、１４−２、アドレス線、１
４−３・・・制御線、３０・・・領域判定フィールド（
プロセッサ）、３１・・・領域判定信号（プロセッサ）
、４５・・・領域判定信号（メインメモリ）、４６・・
・領域判定フィールド（メインメモリ）、５ｏ・・・上
限アドレスレジスタ、５１・・・下限アドレスレジスタ
、５２・・・大小比較器、１２０・・・ステートマシン
、η２［２］ ！ｔｉ３　（２） ′ｆＪ４０ ＶＩ５　タ Ｙ　ｚ　口 ５ｑ　　図 ｆ３７　口 猶　方　口

Claims (1)

1. 【特許請求の範囲】 １、マルチプロセッサ・データ処理システムであって、 （１）アドレスを発生する第１と第２のプロセッサと、 （２）バスと、 （３）該バスに結合されたメインメモリと、 （４）該バスに結合された入出力デバイスと、 （５）上記第１のプロセッサと上記バスとの間に結合さ
   れる第１のキャッシュデバイスと、 （６）上記第２のプロセッサと上記バスとの間に結合さ
   れる第２のキャッシュデバイスとを具備してなり、 上記メインメモリは上記第１のプロセッサ、上記第２の
   プロセッサ、上記入出力デバイスによってライト・アク
   セスされる共有領域と、上記第１または第２のプロセッ
   サによってライト・アクセスされるプライベート領域と
   に分割されてなり、 該第１と第２のキャッシュデバイスのそれぞれは、 （Ａ）上記第１または第２のプロセッサから発生された
   アドレスが上記共有領域または上記プライベート領域の
   いずれかをアクセスすることを判定する領域判定回路と
   、 （Ｂ）上記領域判定回路の出力に応答して上記キャッシ
   ュデバイスおよび上記メインメモリへのデータ格納を制
   御するキャッシュ制御回路とを有してなり、 上記第１または第２のプロセッサから発生されたアドレ
   スが上記共有領域をアクセスする際に、上記キャッシュ
   制御回路の出力は上記キャッシュデバイスにライト・ス
   ルー方式又はコピー・バック方式によるデータ・ライト
   動作を行なわせしめ、 上記第１または第２のプロセッサから発生されたアドレ
   スが上記プライベート領域をアクセスする際に、上記キ
   ャッシュ制御回路の出力は上記キャッシュデバイスをロ
   ーカルメモリとして、データ・ライト動作を行なわせし
   めることを特徴とするマルチプロセッサ・データ処理シ
   ステム。 ２、請求項１記載のマルチプロセッサ・データ処理シス
   テムであって、 上記第２のプロセッサもしくは上記入出力デバイスが上
   記メインメモリの上記共有領域のデータを書き換える際
   に、上記第１のキャッシュデバイスの上記キャッシュ制
   御回路は上記第１のキャッシュデバイスの上記共有領域
   の格納データを無効化することを特徴とするマルチプロ
   セッサ・データ処理システム。 ３、アドレスを発生する第１と第２のプロセッサと、バ
   スと、該バスに結合されたメインメモリと、該バスに結
   合された入出力デバイスとを有し、上記メインメモリは
   上記第１のプロセッサ、上記第２のプロセッサ、上記入
   出力デバイスによってライト・アクセスされる共有領域
   と、上記第１または第２のプロセッサによってライト・
   アクセスされるプライベート領域とに分割されてなるマ
   ルチプロセッサ・データ処理システム中に用いられるキ
   ャッシュ装置であって、該キャッシュ装置は上記第１の
   プロセッサと上記バスとの間に結合される第１のキャッ
   シュデバイスと、上記第２のプロセッサと上記バスとの
   間に結合される第２のキャッシュデバイスとからなり、 該第１と第２のキャッシュデバイスのそれぞれは （Ａ）上記第１または第２のプロセッサから発生された
   アドレスが上記共有領域または上記プライベート領域の
   いずれかをアクセスすることを判定する領域判定回路と
   、 （Ｂ）上記領域判定回路の出力に応答して上記キャッシ
   ュデバイスおよび上記メインメモリへのデータ格納を制
   御するキャッシュ制御回路とを有してなり、 上記第１または第２のプロセッサから発生されたアドレ
   スが上記共有領域をアクセスする際に、上記キャッシュ
   制御回路の出力は上記キャッシュデバイスにライト・ス
   ルー方式もしくはコピー・バック方式によるデータ・ラ
   イト動作を行なわせしめ、 上記第１または第２のプロセッサから発生されたアドレ
   スが上記プライベート領域をアクセスする際に、上記キ
   ャッシュ制御回路の出力は上記キャッシュデバイスにロ
   ーカルメモリとしてのデータ・ライト動作を行なわせし
   めることを特徴とするキャッシュ装置。 ４、請求項３記載のキャッシュ装置であって、上記第２
   のプロセッサもしくは上記入出力デバイスが上記メイン
   メモリの上記共有領域のデータを書き換える際に、上記
   第１のキャッシュデバイスの上記キャッシュ制御回路は
   上記第１のキャッシュデバイスの上記共有領域の格納デ
   ータを無効化することを特徴とするキャッシュ装置。