JPH02235294A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH02235294A JPH02235294A JP1055370A JP5537089A JPH02235294A JP H02235294 A JPH02235294 A JP H02235294A JP 1055370 A JP1055370 A JP 1055370A JP 5537089 A JP5537089 A JP 5537089A JP H02235294 A JPH02235294 A JP H02235294A
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- output buffer
- circuit
- prom
- switching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路（以下、ＩＣと称す）に関し、特に
ＭＯＳＦＥＴで構成されるＩＣの出力バッファ回路に関
する。
ＭＯＳＦＥＴで構成されるＩＣの出力バッファ回路に関
する。
従来、この種のＩＣの出力バッファ回路は、回路を構成
するＭＯＳＦＥＴのトランジスタサイズの切り替えを行
うことはできなかった。
するＭＯＳＦＥＴのトランジスタサイズの切り替えを行
うことはできなかった。
現在、ＩＣ内部のノイズ発生の主原因は、出力バッファ
回路の出力信号の切り替え（以下スイ，チングと称す）
である．これらのノイズはＩＣの電源、グランドライン
を介してＩＣ内の他の回路に影響を与え誤動作を引き起
こす．一般に、出力バッファを構成するＭＯＳＦＥＴの
トランジスタサイズが大きくなるとノイズが大きくなり
、ＩＣに加わる電源電圧が高いとノイズが大きくなる．
しかし、負荷容量とスイ，チングスピードの関係から、
近年の高速１作を要求されるＩＣにおいては、出力信号
のスイッチスピードを犠牲にする事なく、出力バッファ
のＭＯＳＦＥＴのトランジスタサイズをノイズが発生し
ない程度に小さくすることは不可能である．この結果、
特に電源電圧の高い領域で、ノイズによる入力レベル悪
化による誤動作、カウンタの誤動作、ダイナミック回路
の保持不良等が発生し、ＩＣ開発のネックとなっていた
． 〔課題を解決するための手段〕 本発明の出力バッファ可変回路は、コントロールゲート
とドレインを短絡したＰＲＯＭセルと、ＰＲＯＭの書き
込み／読み出し回路と、ＰＲＯＭセルのドレインへの入
力を、前記ＰＲＯＭ書き込み／読み出し回路の出力と、
集積回路の内部電源と切り換えるマルチプレックス回路
と，ＰＲＯＭセルのソースと接地電位間に直列に接続さ
れた抵抗と、ＰＲＯＭセルのソースと抵抗の接続点を切
り換え入力とし、出力バッファ回路の１部分をなすＰチ
ャンネル及び、ＮチャンネルＭＯＳＦ’ＥＴのゲート入
力を切り換えるマルチプレックス回路とを有している． 〔実施例〕 次に、本発明について図面を参照して説明する。
回路の出力信号の切り替え（以下スイ，チングと称す）
である．これらのノイズはＩＣの電源、グランドライン
を介してＩＣ内の他の回路に影響を与え誤動作を引き起
こす．一般に、出力バッファを構成するＭＯＳＦＥＴの
トランジスタサイズが大きくなるとノイズが大きくなり
、ＩＣに加わる電源電圧が高いとノイズが大きくなる．
しかし、負荷容量とスイ，チングスピードの関係から、
近年の高速１作を要求されるＩＣにおいては、出力信号
のスイッチスピードを犠牲にする事なく、出力バッファ
のＭＯＳＦＥＴのトランジスタサイズをノイズが発生し
ない程度に小さくすることは不可能である．この結果、
特に電源電圧の高い領域で、ノイズによる入力レベル悪
化による誤動作、カウンタの誤動作、ダイナミック回路
の保持不良等が発生し、ＩＣ開発のネックとなっていた
． 〔課題を解決するための手段〕 本発明の出力バッファ可変回路は、コントロールゲート
とドレインを短絡したＰＲＯＭセルと、ＰＲＯＭの書き
込み／読み出し回路と、ＰＲＯＭセルのドレインへの入
力を、前記ＰＲＯＭ書き込み／読み出し回路の出力と、
集積回路の内部電源と切り換えるマルチプレックス回路
と，ＰＲＯＭセルのソースと接地電位間に直列に接続さ
れた抵抗と、ＰＲＯＭセルのソースと抵抗の接続点を切
り換え入力とし、出力バッファ回路の１部分をなすＰチ
ャンネル及び、ＮチャンネルＭＯＳＦ’ＥＴのゲート入
力を切り換えるマルチプレックス回路とを有している． 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
． １は出力端子、２，４はＰチャンネルＭＯＳＦＥＴ，３
．５はＮチャンネルＭＯＳＦＥＴで、２−５で出力バッ
ファ回路を構成する．６は４と５のゲート入力を切り換
えるマルチブレックス回路、７はインバータ素子、８は
出力信号、９は抵抗、１０はＰＲＯＭセル、１１はＰＲ
ＯＭセルのドレイン入力を切り換えるマルチブレックス
回路、１２はＰＲＯＭセルの書き込み／読み出し回路、
１３はＰＲＯＭモード信号、１４はインバータ素子であ
る。
． １は出力端子、２，４はＰチャンネルＭＯＳＦＥＴ，３
．５はＮチャンネルＭＯＳＦＥＴで、２−５で出力バッ
ファ回路を構成する．６は４と５のゲート入力を切り換
えるマルチブレックス回路、７はインバータ素子、８は
出力信号、９は抵抗、１０はＰＲＯＭセル、１１はＰＲ
ＯＭセルのドレイン入力を切り換えるマルチブレックス
回路、１２はＰＲＯＭセルの書き込み／読み出し回路、
１３はＰＲＯＭモード信号、１４はインバータ素子であ
る。
６のマルチブレックス回路は、１０１の電源に接続され
たＰチャンネルＭＯＳＦＥＴと、１０２，１０３のＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構
成されるフンプリメンタリイトランスファゲートと、１
０４の接地電位に接続・されたＮチャンネルＭＯＳＦＥ
Ｔと、１０５のインバータ素子で構成されている． １１のマルチプレックス回路は、１１１，１１３のＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構
成されるコンプリメンタリイトランスファゲートと、１
ｌ２のインバータ素子で構成されている。
たＰチャンネルＭＯＳＦＥＴと、１０２，１０３のＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構
成されるフンプリメンタリイトランスファゲートと、１
０４の接地電位に接続・されたＮチャンネルＭＯＳＦＥ
Ｔと、１０５のインバータ素子で構成されている． １１のマルチプレックス回路は、１１１，１１３のＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴで構
成されるコンプリメンタリイトランスファゲートと、１
ｌ２のインバータ素子で構成されている。
１３０ＰＲＯＭモード信号が論理″１″となると、１１
のマルチプレックス回路を介して、１２０ＰＲＯＭセル
の書き込み／読み出し回路と、ＩＯのＰＲＯＭセルが接
続され、ＰＲＯＭモードとなり、１０のＰＲＯＭセルに
書き込みを行うと、セル中のフローティングゲートに電
子が注入され、１００ＰＲＯＭセルのしきい値電圧（以
下、ＶＴＭと称す）は、一定レベルまでシフトする。１
００ＰＲＯＭセルを導通させるためには、このＶ ＴＭ
を越える電圧を１０のＰＲＯＭセルのコントロールゲー
トに印加する必要がある．このＶ ＴＭのシフト量は
、書き込み時の書き込み電圧又は、書き込み時間の設定
により制御可能である。又、希望どうりのＶ ＴＭに設
定できたか否かは、１０のＰＲＯＭセルを読み出す事に
より確認できる。今、例とＬてＶ ＴＭ＝５Ｖとなる様
にＩＯ（７）ＰＲＯＭセルの書き込みを行う。
のマルチプレックス回路を介して、１２０ＰＲＯＭセル
の書き込み／読み出し回路と、ＩＯのＰＲＯＭセルが接
続され、ＰＲＯＭモードとなり、１０のＰＲＯＭセルに
書き込みを行うと、セル中のフローティングゲートに電
子が注入され、１００ＰＲＯＭセルのしきい値電圧（以
下、ＶＴＭと称す）は、一定レベルまでシフトする。１
００ＰＲＯＭセルを導通させるためには、このＶ ＴＭ
を越える電圧を１０のＰＲＯＭセルのコントロールゲー
トに印加する必要がある．このＶ ＴＭのシフト量は
、書き込み時の書き込み電圧又は、書き込み時間の設定
により制御可能である。又、希望どうりのＶ ＴＭに設
定できたか否かは、１０のＰＲＯＭセルを読み出す事に
より確認できる。今、例とＬてＶ ＴＭ＝５Ｖとなる様
にＩＯ（７）ＰＲＯＭセルの書き込みを行う。
次に、１３のＰＲＯＭモード信号が論理“０”となると
、１０のＰＲＯＭセルはＩＣ内部の電源に接続される。
、１０のＰＲＯＭセルはＩＣ内部の電源に接続される。
ＩＣの電源電圧が、５ｖ以下の場合、１０のＰＲＯＭセ
ルは非導通で、９の抵抗によりｌ４のインバータは論理
″１″を出力する。このとき６のマルチブレックス回路
は，１０２，１０３のトランスファゲートが導通し、１
０１のＰチャンネルＭＯＳＦＥＴは非導通で、１０５の
インバータにより１０４のＮチャンネルＭＯＳＦＥＴも
非導通となり、この結果、７のインバータの出力は１０
２，１０３を介して４，５のＭＯＳＰＥＴのゲートに入
力さ７１６．４．５＜７）ＭＯＳＦＥＴｔ！、２，３の
ＭＯＳＦＥＴと共にトランジスタサイズの大きな出力バ
ッファ回路を構成し、１の出力端子を高速に駆動する。
ルは非導通で、９の抵抗によりｌ４のインバータは論理
″１″を出力する。このとき６のマルチブレックス回路
は，１０２，１０３のトランスファゲートが導通し、１
０１のＰチャンネルＭＯＳＦＥＴは非導通で、１０５の
インバータにより１０４のＮチャンネルＭＯＳＦＥＴも
非導通となり、この結果、７のインバータの出力は１０
２，１０３を介して４，５のＭＯＳＰＥＴのゲートに入
力さ７１６．４．５＜７）ＭＯＳＦＥＴｔ！、２，３の
ＭＯＳＦＥＴと共にトランジスタサイズの大きな出力バ
ッファ回路を構成し、１の出力端子を高速に駆動する。
ＩＣの電源電圧が、５ｖ以上の場合、１００ＰＲＯＭセ
ルは導通し、９の抵抗値を高めに設定してあるので１４
のインバータは論理“１”を出力する．このとき６のマ
ルチプレックス回路は、１０２，１０３のトランスファ
ゲートが非導通で、１０１のＰチャンネルＭＯＳＦＥＴ
は導通し、１０５のインバータにより１０４のＮチャン
ネルＭＯＳＦＥＴも導通状態となり、この結果、４のＰ
チャンネルＭＯＳＦＥＴのゲートには１０１を介して電
源電位が、５のＮチャンネルＭＯＳＦＥＴのゲートには
１０４を介して接地電位が各々印加され、４，５０ＭＯ
ＳＦＥＴは非導通となる。
ルは導通し、９の抵抗値を高めに設定してあるので１４
のインバータは論理“１”を出力する．このとき６のマ
ルチプレックス回路は、１０２，１０３のトランスファ
ゲートが非導通で、１０１のＰチャンネルＭＯＳＦＥＴ
は導通し、１０５のインバータにより１０４のＮチャン
ネルＭＯＳＦＥＴも導通状態となり、この結果、４のＰ
チャンネルＭＯＳＦＥＴのゲートには１０１を介して電
源電位が、５のＮチャンネルＭＯＳＦＥＴのゲートには
１０４を介して接地電位が各々印加され、４，５０ＭＯ
ＳＦＥＴは非導通となる。
この場合、７のインバータの出力は、２，３のＭＯＳＦ
ＥＴのゲート入力となるだけで、２，３のＭＯＳＦＥＴ
でトランジスタサイズの小さな出力バッファ回路を構成
し、ノイズの発生を抑える。
ＥＴのゲート入力となるだけで、２，３のＭＯＳＦＥＴ
でトランジスタサイズの小さな出力バッファ回路を構成
し、ノイズの発生を抑える。
上記したように、ＩＣの電源電圧が低くトランジスタの
電流供給能力が低い領域においては、出カバッファのス
イッチングによるノイズがＩＣ内の他の回路に与える影
響よりも、出力バッファのスイッチングスピードが問題
となる為、出力バッファのトランジスタサイズを大きく
し、出力端子を高速に駆動することができる。又、ＩＣ
の電源電圧が高くトランジスタの電流供給能力が高い領
域においては、出力バッファのスイッチングスピードよ
りも、出力バッファのスイッチングによるノイズがＩＣ
内の他の回路に与える影響が問題となる為、出力バッフ
ァのトランジスタサイズを小さくし、ノイズの発生を抑
えることができる．さらに、この出力バッファ切り替え
回路の切り替え電圧は、１００ＰＲＯＭセルの書き込み
時に自由に設定することが可能であるため、出力バッフ
ァのスイッチングに起因するノイズの抑制と、スイッチ
ングスピードの高速性の間の微調整が可能である。
電流供給能力が低い領域においては、出カバッファのス
イッチングによるノイズがＩＣ内の他の回路に与える影
響よりも、出力バッファのスイッチングスピードが問題
となる為、出力バッファのトランジスタサイズを大きく
し、出力端子を高速に駆動することができる。又、ＩＣ
の電源電圧が高くトランジスタの電流供給能力が高い領
域においては、出力バッファのスイッチングスピードよ
りも、出力バッファのスイッチングによるノイズがＩＣ
内の他の回路に与える影響が問題となる為、出力バッフ
ァのトランジスタサイズを小さくし、ノイズの発生を抑
えることができる．さらに、この出力バッファ切り替え
回路の切り替え電圧は、１００ＰＲＯＭセルの書き込み
時に自由に設定することが可能であるため、出力バッフ
ァのスイッチングに起因するノイズの抑制と、スイッチ
ングスピードの高速性の間の微調整が可能である。
以上説明した様に本発明は、コントロールゲートとドレ
インを短絡したＰＲＯＭセルと、ＰＲＯＭの書き込み／
読み出し回路と、ＰＲＯＭセルのドレインへの入力を、
前記ＰＲＯＭ書き込み／読み出し回路の出力と、集積回
路の内部電源と切り換えるマルチプレックス回路と、Ｐ
ＲＯＭセルのソースと接地電位間に直列に接続された抵
抗と、ＰＲＯＭセルのソースと抵抗の接続点を切り換え
入力とし、出力バッファ回路の１部分をなすＰチャンネ
ル及び、ＮチャンネルＭＯＳＦ’ＥＴのゲート入力を切
り換えるマルチプレックス回路とを有することにより、
ＩＣの電源電圧に応じて出カバッファのトランジスタサ
イズを切り換えることと、トランジスタサイズの切り換
え電圧をプログラマブルに制御することができるので、
出力信号のスイッチングスピードを犠牲にする事なく、
電源電圧の高い領域において出力バッファのスイッチン
グノイズに起因する種々の誤動作を回避することができ
る。
インを短絡したＰＲＯＭセルと、ＰＲＯＭの書き込み／
読み出し回路と、ＰＲＯＭセルのドレインへの入力を、
前記ＰＲＯＭ書き込み／読み出し回路の出力と、集積回
路の内部電源と切り換えるマルチプレックス回路と、Ｐ
ＲＯＭセルのソースと接地電位間に直列に接続された抵
抗と、ＰＲＯＭセルのソースと抵抗の接続点を切り換え
入力とし、出力バッファ回路の１部分をなすＰチャンネ
ル及び、ＮチャンネルＭＯＳＦ’ＥＴのゲート入力を切
り換えるマルチプレックス回路とを有することにより、
ＩＣの電源電圧に応じて出カバッファのトランジスタサ
イズを切り換えることと、トランジスタサイズの切り換
え電圧をプログラマブルに制御することができるので、
出力信号のスイッチングスピードを犠牲にする事なく、
電源電圧の高い領域において出力バッファのスイッチン
グノイズに起因する種々の誤動作を回避することができ
る。
５・・・・・・ＮチャンネルＭＯＳＦＥＴ，６・・・・
・・マルチ７”Ｌ／ックス回ＬＩＯ・・・・・・ＰＲＯ
Ｍセル、１１・・・・・・マルチブレックス回路。
・・マルチ７”Ｌ／ックス回ＬＩＯ・・・・・・ＰＲＯ
Ｍセル、１１・・・・・・マルチブレックス回路。
Claims (1)
- コントロールゲートとドレインを短絡したＰＲＯＭセル
と、ＰＲＯＭの書き込み／読み出し回路と、ＰＲＯＭセ
ルのドレインへの入力を、前記ＰＲＯＭ書き込み／読み
出し回路の出力と、集積回路の内部電源と切り換えるマ
ルチプレックス回路と、ＰＲＯＭセルのソースと接地電
位間に直列に接続された抵抗と、ＰＲＯＭセルのソース
と抵抗の接続点を切り換え入力とし、出力バッファ回路
の１部分をなすＰチャンネル及び、ＮチャンネルＭＯＳ
ＦＥＴのゲート入力を切り換えるマルチプレックス回路
を有する出力バッファサイズ可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055370A JPH02235294A (ja) | 1989-03-07 | 1989-03-07 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055370A JPH02235294A (ja) | 1989-03-07 | 1989-03-07 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235294A true JPH02235294A (ja) | 1990-09-18 |
Family
ID=12996599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055370A Pending JPH02235294A (ja) | 1989-03-07 | 1989-03-07 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307894A (ja) * | 1992-04-28 | 1993-11-19 | Nec Corp | 半導体記憶装置 |
-
1989
- 1989-03-07 JP JP1055370A patent/JPH02235294A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307894A (ja) * | 1992-04-28 | 1993-11-19 | Nec Corp | 半導体記憶装置 |
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