JPH0766675B2 - プログラマブルｒｏｍ - Google Patents
プログラマブルｒｏｍInfo
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- JPH0766675B2 JPH0766675B2 JP17505687A JP17505687A JPH0766675B2 JP H0766675 B2 JPH0766675 B2 JP H0766675B2 JP 17505687 A JP17505687 A JP 17505687A JP 17505687 A JP17505687 A JP 17505687A JP H0766675 B2 JPH0766675 B2 JP H0766675B2
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- data
- circuit
- supply terminal
- Prior art date
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- Expired - Fee Related
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は浮遊ゲート構造のMOSトランジスタをメモリ
セルとして使用し、電気的にデータの書込みが行なわれ
るプログラマブルROMに関する。
セルとして使用し、電気的にデータの書込みが行なわれ
るプログラマブルROMに関する。
（従来の技術） データ消去が可能なプログラマブルROMはEPROMとして知
られている。このEPROMではメモリセルとして浮遊ゲー
ト構造のMOSトランジスタが使用される。このようなEPR
OMでは、データのプログラムを行なう際、通常のデータ
読み出し時に使用される例えば5Vの電圧よりも高い電圧
（例えば12.5V）が必要である。このため、一般にEPROM
内部には二つの電源端子が設けられている。そして、デ
ータ読み出し時にはこの二つの電源端子には共に5Vの電
圧が印加され、プログラム時には一方に5V、他方には1
2.5Vの電圧がそれぞれ印加される。このように二つの電
源端子を設けるようにしている理由の１つは次の通りで
ある。メモリセルアレイの周辺回路として設けられてい
るセンスアンプ回路等からなる読み出し回路では、動作
速度の高速化及び集積化する際の占有面積の縮小化を図
るため、使用するトランジスタのチャネル長をできるだ
け小さく設定している。他方のプログラム系の回路で
は、高電圧が印加されるために使用するトランジスタの
チャネル長を大きく設定することによってパンチスルー
等の発生を防止し、さらにブレークダウン電圧を高くす
るために特殊な工夫を施している。このため、二つの電
源端子が必要になるのである。
られている。このEPROMではメモリセルとして浮遊ゲー
ト構造のMOSトランジスタが使用される。このようなEPR
OMでは、データのプログラムを行なう際、通常のデータ
読み出し時に使用される例えば5Vの電圧よりも高い電圧
（例えば12.5V）が必要である。このため、一般にEPROM
内部には二つの電源端子が設けられている。そして、デ
ータ読み出し時にはこの二つの電源端子には共に5Vの電
圧が印加され、プログラム時には一方に5V、他方には1
2.5Vの電圧がそれぞれ印加される。このように二つの電
源端子を設けるようにしている理由の１つは次の通りで
ある。メモリセルアレイの周辺回路として設けられてい
るセンスアンプ回路等からなる読み出し回路では、動作
速度の高速化及び集積化する際の占有面積の縮小化を図
るため、使用するトランジスタのチャネル長をできるだ
け小さく設定している。他方のプログラム系の回路で
は、高電圧が印加されるために使用するトランジスタの
チャネル長を大きく設定することによってパンチスルー
等の発生を防止し、さらにブレークダウン電圧を高くす
るために特殊な工夫を施している。このため、二つの電
源端子が必要になるのである。
ところで、集積回路（IC）では外部導出ピンの数が少な
いことが好ましい。その理由は、ボード上にICを実装し
た時にピン数が多いと実装密度が低下するからである。
また、一般にICメモリは大容量化するとアドレス用のピ
ン数が増加する。このため従来では、ピン数を減少させ
る目的で、プログラム時にしか使用しない高電圧印加用
のピンを他の信号用ものと共用するようにしたEPROMが
ある。ところが、この共用ピンを信号用として使用する
ときにはピンからリーク電流が流れないようにする必要
があり、他方、電源用ピンとして使用するときにはこの
ピンから所定の電流を供給する必要がある。このように
高電圧印加用のピンを他の信号用と共用する場合には、
二つの相反する機能が共に満足するように回路的な工夫
を図る必要があり、この結果、回路的に複雑な構成にな
ってしまう。さらに、信号用のピンを電源用と共用する
ために入力容量の値が大きくなり、信号印加時における
動作速度が遅くなるという問題もある。このため、従来
では高電圧印加用のピンを他の信号用と共用すると上記
のような問題が発生するため、ピン数を効果的に減少さ
せることができないという問題がある。
いことが好ましい。その理由は、ボード上にICを実装し
た時にピン数が多いと実装密度が低下するからである。
また、一般にICメモリは大容量化するとアドレス用のピ
ン数が増加する。このため従来では、ピン数を減少させ
る目的で、プログラム時にしか使用しない高電圧印加用
のピンを他の信号用ものと共用するようにしたEPROMが
ある。ところが、この共用ピンを信号用として使用する
ときにはピンからリーク電流が流れないようにする必要
があり、他方、電源用ピンとして使用するときにはこの
ピンから所定の電流を供給する必要がある。このように
高電圧印加用のピンを他の信号用と共用する場合には、
二つの相反する機能が共に満足するように回路的な工夫
を図る必要があり、この結果、回路的に複雑な構成にな
ってしまう。さらに、信号用のピンを電源用と共用する
ために入力容量の値が大きくなり、信号印加時における
動作速度が遅くなるという問題もある。このため、従来
では高電圧印加用のピンを他の信号用と共用すると上記
のような問題が発生するため、ピン数を効果的に減少さ
せることができないという問題がある。
（発明が解決しようとする問題点） 従来のプログラマブルROMでは高電圧印加用のピンを通
常の読み出し電圧印加用のものとは独立して設けなけれ
ばならないため、ピン数を減少させることができず、そ
の結果、ボード上に実装するときに実装密度が低下する
等の種々の問題が発生する。
常の読み出し電圧印加用のものとは独立して設けなけれ
ばならないため、ピン数を減少させることができず、そ
の結果、ボード上に実装するときに実装密度が低下する
等の種々の問題が発生する。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来に比べてピン数を減少させるこ
とができるプログラマブルROMを提供することにある。
あり、その目的は、従来に比べてピン数を減少させるこ
とができるプログラマブルROMを提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のプログラマブルROMは、データプログラム時
にはデータ読み出し時よりも高い電圧が印加される電源
端子と、上記電源端子に印加される電圧が供給される第
１の回路と、上記電源端子に印加される電圧に基づいて
一定電圧を発生する内部電圧発生回路と、上記内部電圧
発生回路で発生された電圧が供給される第２の回路とを
具備し、データプログラム時及びデータ読み出し時に上
記電源端子に印加される電圧及び上記一定電圧がデータ
プログラムあるいはデータ読み出しに必要な全ての回路
に電源電圧として供給している。
にはデータ読み出し時よりも高い電圧が印加される電源
端子と、上記電源端子に印加される電圧が供給される第
１の回路と、上記電源端子に印加される電圧に基づいて
一定電圧を発生する内部電圧発生回路と、上記内部電圧
発生回路で発生された電圧が供給される第２の回路とを
具備し、データプログラム時及びデータ読み出し時に上
記電源端子に印加される電圧及び上記一定電圧がデータ
プログラムあるいはデータ読み出しに必要な全ての回路
に電源電圧として供給している。
（作用） この発明のプログラマブルROMでは、プログラム系であ
る第１の回路に対しては電源端子に印加される電圧がそ
のまま供給される。また、読み出し回路系である第２の
回路に対しては内部電圧発生回路で発生された一定電圧
が供給される。これによって、一つの電源端子に電圧を
印加することによって第１、第２の回路を共に最良の状
態で駆動することができる。
る第１の回路に対しては電源端子に印加される電圧がそ
のまま供給される。また、読み出し回路系である第２の
回路に対しては内部電圧発生回路で発生された一定電圧
が供給される。これによって、一つの電源端子に電圧を
印加することによって第１、第２の回路を共に最良の状
態で駆動することができる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るプログラマブルROMをEPROMに実
施した場合の全体の構成を示す回路図である。アドレス
は複数のアドレスピン11を介して複数のアドレスバッフ
ァ12に入力される。各アドレスバッファ12はそれぞれ各
入力アドレスから互いに相補なレベルの内部アドレスを
発生するものであり、これらアドレスバッファ12で発生
された内部アドレスは行デコーダ13及び列デコーダ14に
入力される。上記行デコーダ13は入力された内部アドレ
スに基づき複数の行線15の１本を選択的に駆動する。こ
れにより、メモリセルアレイ16内において、この選択行
線に接続され、それぞれ浮遊ゲート構造のMOSトランジ
スタを使用した構成された複数のメモリセルが並列に選
択される。他方、上記列デコーダ14は入力された内部ア
ドレスに基づき複数の列選択線17の１本を選択的に駆動
する。これにより、メモリセルアレイ16で選択された１
行分のメモリセルのなかから１個のみが列ゲート回路18
によって選択され、バス線19に接続される。
第１図はこの発明に係るプログラマブルROMをEPROMに実
施した場合の全体の構成を示す回路図である。アドレス
は複数のアドレスピン11を介して複数のアドレスバッフ
ァ12に入力される。各アドレスバッファ12はそれぞれ各
入力アドレスから互いに相補なレベルの内部アドレスを
発生するものであり、これらアドレスバッファ12で発生
された内部アドレスは行デコーダ13及び列デコーダ14に
入力される。上記行デコーダ13は入力された内部アドレ
スに基づき複数の行線15の１本を選択的に駆動する。こ
れにより、メモリセルアレイ16内において、この選択行
線に接続され、それぞれ浮遊ゲート構造のMOSトランジ
スタを使用した構成された複数のメモリセルが並列に選
択される。他方、上記列デコーダ14は入力された内部ア
ドレスに基づき複数の列選択線17の１本を選択的に駆動
する。これにより、メモリセルアレイ16で選択された１
行分のメモリセルのなかから１個のみが列ゲート回路18
によって選択され、バス線19に接続される。
データプログラムのときには、データ入力ピン20を介し
て入力データが入力バッファ21に入力され、この入力バ
ッファ21から出力される高電圧系の“1"もしくは“0"レ
ベルの書き込み電位が上記バス線19に出力されることに
より、選択メモリセルに対してデータプログラムが行な
われる。データ読み出し時では、負荷回路22を介してバ
ス線19が選択メモリセルの記憶データに応じて読み出し
用の電圧に充電されたままかもしくは放電され、このと
きのバス線19の電位がセンスアンプ23で検出された後、
読み出しデータとして出力バッファ24、データ出力ピン
25を介して外部に出力される。
て入力データが入力バッファ21に入力され、この入力バ
ッファ21から出力される高電圧系の“1"もしくは“0"レ
ベルの書き込み電位が上記バス線19に出力されることに
より、選択メモリセルに対してデータプログラムが行な
われる。データ読み出し時では、負荷回路22を介してバ
ス線19が選択メモリセルの記憶データに応じて読み出し
用の電圧に充電されたままかもしくは放電され、このと
きのバス線19の電位がセンスアンプ23で検出された後、
読み出しデータとして出力バッファ24、データ出力ピン
25を介して外部に出力される。
ここで、このEPROMにはアース等の基準電圧を除く電源
電圧を印加するためのピンとして電源ピン26が１個のみ
設けられている。そして、データプログラム時、このピ
ン26には高電圧、例えば12.5Vの電圧VPが印加され、通
常のデータ読み出し時にはデータ読み出し電圧、例えば
5Vの電圧VCが印加されるようになっている。上記電源ピ
ン26に印加される電圧は上記行デコーダ13、列デコーダ
14、入力バッファ21及び出力バッファ24に供給されてい
ると共に内部電圧発生回路27にも供給されている。上記
内部電圧発生回路27は上記電源ピン26に印加される電圧
VPもしくはVCに基づき、電圧VPよりも低くかつ一定の内
部電圧VC＊を発生する。この内部電圧VC＊は、上記各ア
ドレスバッファ12、行デコーダ13、列デコーダ14、入力
バッファ21、負荷回路22、センスアンプ回路23及び出力
バッファ24に供給されている。
電圧を印加するためのピンとして電源ピン26が１個のみ
設けられている。そして、データプログラム時、このピ
ン26には高電圧、例えば12.5Vの電圧VPが印加され、通
常のデータ読み出し時にはデータ読み出し電圧、例えば
5Vの電圧VCが印加されるようになっている。上記電源ピ
ン26に印加される電圧は上記行デコーダ13、列デコーダ
14、入力バッファ21及び出力バッファ24に供給されてい
ると共に内部電圧発生回路27にも供給されている。上記
内部電圧発生回路27は上記電源ピン26に印加される電圧
VPもしくはVCに基づき、電圧VPよりも低くかつ一定の内
部電圧VC＊を発生する。この内部電圧VC＊は、上記各ア
ドレスバッファ12、行デコーダ13、列デコーダ14、入力
バッファ21、負荷回路22、センスアンプ回路23及び出力
バッファ24に供給されている。
このような構成のEPROMでは、データプログラム時に電
源ピン26にプログラム用の高電圧VPが印加される。この
とき、プログラムを行なうためにこの高電圧VPを必要と
する行デコーダ13、列デコーダ14及び入力バッファ21に
対してはこの高電圧VPがそのまま供給される。他方、高
電圧VPは不要であり、チャネル長が小さくされたトラン
ジスタで構成されているアドレスバッファ12には、内部
電圧発生回路21で発生される内部電圧VC＊のみが電源電
圧として供給される。このため、データプログラム時に
は電源電圧としてプログラム用と高電圧VPを電源ピン26
に印加することにより行なうことができる。
源ピン26にプログラム用の高電圧VPが印加される。この
とき、プログラムを行なうためにこの高電圧VPを必要と
する行デコーダ13、列デコーダ14及び入力バッファ21に
対してはこの高電圧VPがそのまま供給される。他方、高
電圧VPは不要であり、チャネル長が小さくされたトラン
ジスタで構成されているアドレスバッファ12には、内部
電圧発生回路21で発生される内部電圧VC＊のみが電源電
圧として供給される。このため、データプログラム時に
は電源電圧としてプログラム用と高電圧VPを電源ピン26
に印加することにより行なうことができる。
データ読み出し時、電源ピン26には通常の読み出し電圧
VCが印加される。このとき、行デコーダ13、列デコーダ
14及び入力バッファ21には上記高電圧VPの代わりにVCが
電源電圧として供給され、アドレスバッファ12には内部
電圧発生回路27で発生される内部電圧VC＊が電源電圧と
して供給される。このため、このデータ読み出し時にも
電源電圧として通常の読み出し電圧VCを電源ピン26に印
加することにより行なうことができる。
VCが印加される。このとき、行デコーダ13、列デコーダ
14及び入力バッファ21には上記高電圧VPの代わりにVCが
電源電圧として供給され、アドレスバッファ12には内部
電圧発生回路27で発生される内部電圧VC＊が電源電圧と
して供給される。このため、このデータ読み出し時にも
電源電圧として通常の読み出し電圧VCを電源ピン26に印
加することにより行なうことができる。
なお、通常、出力バッファ24ではプログラム用の高電圧
VPは不要であるが、この出力バッファ24には電源ピン26
に印加される電圧がそのまま供給されるようになってい
る。その理由は、出力バッファ24がデータ出力ピン25に
接続されている大きな外部容量を駆動する必要があり、
そのためには電源電圧として電流駆動能力が大きな外部
電圧VCを用いる方がよいからである。
VPは不要であるが、この出力バッファ24には電源ピン26
に印加される電圧がそのまま供給されるようになってい
る。その理由は、出力バッファ24がデータ出力ピン25に
接続されている大きな外部容量を駆動する必要があり、
そのためには電源電圧として電流駆動能力が大きな外部
電圧VCを用いる方がよいからである。
このように上記実施例では１個と電源ピン26をプログラ
ム用と通常のデータ読み出し用とで共用することができ
る。この結果、ピン数を従来よりも１個少なくすること
ができ、ピン数を効果的に減少させることができる。
ム用と通常のデータ読み出し用とで共用することができ
る。この結果、ピン数を従来よりも１個少なくすること
ができ、ピン数を効果的に減少させることができる。
第２図は上記実施例のEPROMで使用される内部電圧発生
回路27の具体的構成の一例を示す回路図である。この回
路では、電圧VPもしくはVCが印加される前記電源ピン26
にゲートとソースが接続されたデプレッション型（以
下、Ｄ型と略称する）のMOSトランジスタ31のドレイン
が接続されている。このトランジスタ31のソースにはエ
ンハンスメント型（以下、Ｅ型と略称する）のMOSトラ
ンジスタ32のドレインが接続されている。さらに上記ト
ランジスタ32のソースとアースとの間には、ドレインと
ゲートが接続された４個のＥ型のMOSトランジスタ33,3
4,35,36のソース，ドレイン間が直列接続されている。
上記トランジスタ32のゲートは電圧VC＊が得られる端子
37に接続されており、この端子37と上記電源ピン26との
間にはＤ型MOSトランジスタ38のドレイン，ソース間が
接続されている。そして、このトランジスタ38のゲート
は上記トランジスタ32のドレインに接続されている。な
お、上記トランジスタは全てＮチャネルのものであると
する。
回路27の具体的構成の一例を示す回路図である。この回
路では、電圧VPもしくはVCが印加される前記電源ピン26
にゲートとソースが接続されたデプレッション型（以
下、Ｄ型と略称する）のMOSトランジスタ31のドレイン
が接続されている。このトランジスタ31のソースにはエ
ンハンスメント型（以下、Ｅ型と略称する）のMOSトラ
ンジスタ32のドレインが接続されている。さらに上記ト
ランジスタ32のソースとアースとの間には、ドレインと
ゲートが接続された４個のＥ型のMOSトランジスタ33,3
4,35,36のソース，ドレイン間が直列接続されている。
上記トランジスタ32のゲートは電圧VC＊が得られる端子
37に接続されており、この端子37と上記電源ピン26との
間にはＤ型MOSトランジスタ38のドレイン，ソース間が
接続されている。そして、このトランジスタ38のゲート
は上記トランジスタ32のドレインに接続されている。な
お、上記トランジスタは全てＮチャネルのものであると
する。
このような構成の内部電圧発生回路において、Ｄ型トラ
ンジスタの閾値電圧VthDとＥ型トランジスタの閾値電圧
VthEとの間に|VthE|＜|VthD|なる関係が成立しており、
かつトランジスタ31の導通抵抗が十分に大きければ、電
源ピン26に印加される電圧が12.5VのVPもしくは5VのVC
であっても、端子37にはＥ型トランジスタ33,34,35,36
それぞれの閾値電圧VthEの和とＤ型トランジスタ38の閾
値電圧の絶対値|VthD|との和の値（4VthE＋|VthD|）以
上の電圧は出力されず、5Vもしくはこれより小さな値に
設定された内部電圧VC＊が得られる。そして、この電圧
VC＊の値は端子37から流出する電流が変化しても常にほ
ぼ一定値に制御される。
ンジスタの閾値電圧VthDとＥ型トランジスタの閾値電圧
VthEとの間に|VthE|＜|VthD|なる関係が成立しており、
かつトランジスタ31の導通抵抗が十分に大きければ、電
源ピン26に印加される電圧が12.5VのVPもしくは5VのVC
であっても、端子37にはＥ型トランジスタ33,34,35,36
それぞれの閾値電圧VthEの和とＤ型トランジスタ38の閾
値電圧の絶対値|VthD|との和の値（4VthE＋|VthD|）以
上の電圧は出力されず、5Vもしくはこれより小さな値に
設定された内部電圧VC＊が得られる。そして、この電圧
VC＊の値は端子37から流出する電流が変化しても常にほ
ぼ一定値に制御される。
第３図は上記実施例のEPROMで使用される内部電圧発生
回路27の他の具体的構成を示す回路図である。この回路
では、電圧VPもしくはVCが印加される前記電源ピン26と
ノード41との間には、ゲートとソースが接続されたＰチ
ャネルでＥ型の３個のMOSトランジスタ42,43,44のソー
ス，ドレイン間が直列接続されている。また、上記ノー
ド41とアースとの間にはＮチャネルでＤ型のMOSトラン
ジスタ45のドレイン，ソース間が接続されており、この
トランジスタ45のゲートはアースに接続されている。さ
らに上記ノード41には、それぞれ前記電源ピン26の電圧
で動作する３個のCMOSインバータ46,47,48が縦続接続さ
れており、終段のインバータ48の出力ノード49にはＮチ
ャネルでＤ型のMOSトランジスタ50のゲートが接続され
ている。このトランジスタ50のドレインは前記電源ピン
26に接続され、ソースは電圧VC＊が得られる端子37に接
続されている。
回路27の他の具体的構成を示す回路図である。この回路
では、電圧VPもしくはVCが印加される前記電源ピン26と
ノード41との間には、ゲートとソースが接続されたＰチ
ャネルでＥ型の３個のMOSトランジスタ42,43,44のソー
ス，ドレイン間が直列接続されている。また、上記ノー
ド41とアースとの間にはＮチャネルでＤ型のMOSトラン
ジスタ45のドレイン，ソース間が接続されており、この
トランジスタ45のゲートはアースに接続されている。さ
らに上記ノード41には、それぞれ前記電源ピン26の電圧
で動作する３個のCMOSインバータ46,47,48が縦続接続さ
れており、終段のインバータ48の出力ノード49にはＮチ
ャネルでＤ型のMOSトランジスタ50のゲートが接続され
ている。このトランジスタ50のドレインは前記電源ピン
26に接続され、ソースは電圧VC＊が得られる端子37に接
続されている。
このような構成の内部電圧発生回路において、電源ピン
26に電圧VPが印加されると、ノード4111ベルが“1"レベ
ルとなり、終段のインバータ48の出力ノード49には“0"
レベルの信号▲▼が得られる。そして、この信号
がトランジスタ50のゲートに印加されることにより、端
子37にはＤ型トランジスタ50のほぼ閾値電圧程度に設定
された内部電圧VC＊が得られる。この内部電圧発生回路
の場合、周辺回路がCMOS構成であれば十分に動作させる
ことができる。すなわち、プログラム時における動作は
高速応答性が要求されないため、電圧VC＊からある程度
の直流電流を流せばよいからである。また、このデータ
プログラム時には高速応答性が要求されないため、内部
電圧VC＊の値は読み出し時に外部から印加される電圧VC
のように5Vにする必要はなく、これよりも低い値でも十
分に動作する。
26に電圧VPが印加されると、ノード4111ベルが“1"レベ
ルとなり、終段のインバータ48の出力ノード49には“0"
レベルの信号▲▼が得られる。そして、この信号
がトランジスタ50のゲートに印加されることにより、端
子37にはＤ型トランジスタ50のほぼ閾値電圧程度に設定
された内部電圧VC＊が得られる。この内部電圧発生回路
の場合、周辺回路がCMOS構成であれば十分に動作させる
ことができる。すなわち、プログラム時における動作は
高速応答性が要求されないため、電圧VC＊からある程度
の直流電流を流せばよいからである。また、このデータ
プログラム時には高速応答性が要求されないため、内部
電圧VC＊の値は読み出し時に外部から印加される電圧VC
のように5Vにする必要はなく、これよりも低い値でも十
分に動作する。
第４図は上記実施例のEPROMで使用される行デコーダ13
の１本の行線に関係した具体的な構成を示す回路図であ
る。この回路では、前記内部電圧VC＊が得られる端子37
とノード61との間に負荷素子としてのＰチャネルMOSト
ランジスタ62のソース，ドレイン間が接続されており、
このトランジスタ62のゲートはアースに接続されてい
る。また、上記ノード61とアースとの間には、各ゲート
に前記アドレスバッファ12からの出力アドレスが入力さ
れるデコード用の複数個のＮチャネルMOSトランジスタ6
3のドレイン，ソース間が直列接続されている。上記ノ
ード61とノード64との間には、ゲートが前記端子37に接
続されたＮチャネルMOSトランジスタ65のドレイン，ソ
ース間が接続されている。上記ノード64に電源ピン26の
電圧で動作するCMOSインバータ66の入力端が接続されて
おり、このインバータ66の出力端は対応する前記行線15
に接続されている。また、上記ノード64と電源ピン26と
の間にはＰチャネルMOSトランジスタ67のドレイン，ソ
ース間が接続され、このトランジスタ67のゲートは対応
する行線15に接続されている。
の１本の行線に関係した具体的な構成を示す回路図であ
る。この回路では、前記内部電圧VC＊が得られる端子37
とノード61との間に負荷素子としてのＰチャネルMOSト
ランジスタ62のソース，ドレイン間が接続されており、
このトランジスタ62のゲートはアースに接続されてい
る。また、上記ノード61とアースとの間には、各ゲート
に前記アドレスバッファ12からの出力アドレスが入力さ
れるデコード用の複数個のＮチャネルMOSトランジスタ6
3のドレイン，ソース間が直列接続されている。上記ノ
ード61とノード64との間には、ゲートが前記端子37に接
続されたＮチャネルMOSトランジスタ65のドレイン，ソ
ース間が接続されている。上記ノード64に電源ピン26の
電圧で動作するCMOSインバータ66の入力端が接続されて
おり、このインバータ66の出力端は対応する前記行線15
に接続されている。また、上記ノード64と電源ピン26と
の間にはＰチャネルMOSトランジスタ67のドレイン，ソ
ース間が接続され、このトランジスタ67のゲートは対応
する行線15に接続されている。
このような構成でなる回路では、アドレスバッファ12か
らの出力アドレスに応じてデコード用の複数個のＮチャ
ネルMOSトランジスタ63がオンもしくはオフ、これに応
じてノード61が“1"レベルもしくは“0"レベルに設定さ
れる。例えばこのノード61が“0"レベルに設定される
と、インバータ66の出力信号が“1"レベルとなり、対応
する行線15が駆動される。そして、データプログラム時
には電源ピン26に12.5Vの高電圧VPが印加されるので、
行線15にもこの高電圧が出力される。
らの出力アドレスに応じてデコード用の複数個のＮチャ
ネルMOSトランジスタ63がオンもしくはオフ、これに応
じてノード61が“1"レベルもしくは“0"レベルに設定さ
れる。例えばこのノード61が“0"レベルに設定される
と、インバータ66の出力信号が“1"レベルとなり、対応
する行線15が駆動される。そして、データプログラム時
には電源ピン26に12.5Vの高電圧VPが印加されるので、
行線15にもこの高電圧が出力される。
データ読み出し時には電源ピン26に5Vの電圧VCが、端子
37には内部電圧VC＊がそれぞれ印加されるので、行線15
にはノード61の信号に基づいて通常の読み出し電圧レベ
ルの信号が出力される。
37には内部電圧VC＊がそれぞれ印加されるので、行線15
にはノード61の信号に基づいて通常の読み出し電圧レベ
ルの信号が出力される。
第５図は上記実施例のEPROMで使用される出力バッファ2
4の具体的な構成を示す回路図である。この回路には前
記センスアンプ23の検出データの他に、データの出力を
制御する出力制御信号OE,▲▼が入力される。すな
わち、出力制御信号OEが“1"レベル、▲▼が“0"レ
ベルにされているときには、ＮチャネルMOSトランジス
タ71及びＰチャネルMOSトランジスタ72がオンし、Ｐチ
ャネルMOSトランジスタ73及びＮチャネルMOSトランジス
タ74がオフする。これにより、ＰチャネルMOSトランジ
スタ75と２個のＮチャネルMOSトランジスタ76,71とから
なるCMOSゲート回路77、２個のＰチャネルMOSトランジ
スタ72,78とＮチャネルMOSトランジスタ79とからなるCM
OSゲート回路80はそれぞれ実質的にインバータとして機
能する。このため、センスアンプの検出データはCMOSイ
ンバータ81及びCMOSゲート回路77で順次反転された後、
出力段のＰチャネルMOSトランジスタ82のゲートに入力
される。他方、センスアンプの検出データはCMOSインバ
ータ81及びCMOSゲート回路80で順次反転された後、出力
段のＮチャネルMOSトランジスタ83のゲートに入力され
る。このとき、センスアンプの検出データに応じて出力
段のトランジスタ82,83のいずれか一方がオン状態にな
り、“1"レベルもしくは“0"レベルのデータが出力され
る。ここで、出力段のＰチャネルMOSトランジスタ82の
ソース、このトランジスタ82のソース電位を設定するた
めのCMOSゲート回路77内のＰチャネルMOSトランジスタ7
5のソース及び信号OEで制御されるＰチャネルMOSトラン
ジスタ73それぞれのソースは全て前記電源ピン26に接続
されている。このため、出力段のＰチャネルMOSトラン
ジスタ82を十分にオンもしくはオフ状態に設定すること
ができ、データを確実に出力させることができる。
4の具体的な構成を示す回路図である。この回路には前
記センスアンプ23の検出データの他に、データの出力を
制御する出力制御信号OE,▲▼が入力される。すな
わち、出力制御信号OEが“1"レベル、▲▼が“0"レ
ベルにされているときには、ＮチャネルMOSトランジス
タ71及びＰチャネルMOSトランジスタ72がオンし、Ｐチ
ャネルMOSトランジスタ73及びＮチャネルMOSトランジス
タ74がオフする。これにより、ＰチャネルMOSトランジ
スタ75と２個のＮチャネルMOSトランジスタ76,71とから
なるCMOSゲート回路77、２個のＰチャネルMOSトランジ
スタ72,78とＮチャネルMOSトランジスタ79とからなるCM
OSゲート回路80はそれぞれ実質的にインバータとして機
能する。このため、センスアンプの検出データはCMOSイ
ンバータ81及びCMOSゲート回路77で順次反転された後、
出力段のＰチャネルMOSトランジスタ82のゲートに入力
される。他方、センスアンプの検出データはCMOSインバ
ータ81及びCMOSゲート回路80で順次反転された後、出力
段のＮチャネルMOSトランジスタ83のゲートに入力され
る。このとき、センスアンプの検出データに応じて出力
段のトランジスタ82,83のいずれか一方がオン状態にな
り、“1"レベルもしくは“0"レベルのデータが出力され
る。ここで、出力段のＰチャネルMOSトランジスタ82の
ソース、このトランジスタ82のソース電位を設定するた
めのCMOSゲート回路77内のＰチャネルMOSトランジスタ7
5のソース及び信号OEで制御されるＰチャネルMOSトラン
ジスタ73それぞれのソースは全て前記電源ピン26に接続
されている。このため、出力段のＰチャネルMOSトラン
ジスタ82を十分にオンもしくはオフ状態に設定すること
ができ、データを確実に出力させることができる。
第６図は出力バッファ24の他の具体的な構成を示す回路
図である。この回路でも前記センスアンプ23の検出デー
タの他に出力制御信号▲▼が入力される。すなわ
ち、出力制御信号▲▼が“0"レベルにされていると
きには、ＰチャネルMOSトランジスタ91と92がオンし、
ＮチャネルMOSトランジスタ93と94がオフする。これに
より、それぞれ２個ＰチャネルMOSトランジスタ91,95と
ＮチャネルMOSトランジスタ93,96とからなるCMOSゲート
回路97、それぞれ２個のＰチャネルMOSトランジスタ92,
98とＮチャネルMOSトランジスタ94,99とからなるCMOSゲ
ート回路100はそれぞれ実質的にインバータとして機能
する。このため、前記センスアンプの検出データはCMOS
インバータ101,102及びCMOSゲート回路97で順次反転さ
れた後、出力段のＮチャネルMOSトランジスタ103のゲー
トに入力される。他方、センスアンプの検出データはCM
OSインバータ101及びCMOSゲート回路100で順次反転され
た後、出力段のＮチャネルMOSトランジスタ104のゲート
に入力される。このとき、センスアンプの検出データに
応じて出力段の２個のＮチャネルトランジスタ103,104
のいずれか一方がオン状態になり、“1"レベルもしくは
“0"レベルのデータが出力される。
図である。この回路でも前記センスアンプ23の検出デー
タの他に出力制御信号▲▼が入力される。すなわ
ち、出力制御信号▲▼が“0"レベルにされていると
きには、ＰチャネルMOSトランジスタ91と92がオンし、
ＮチャネルMOSトランジスタ93と94がオフする。これに
より、それぞれ２個ＰチャネルMOSトランジスタ91,95と
ＮチャネルMOSトランジスタ93,96とからなるCMOSゲート
回路97、それぞれ２個のＰチャネルMOSトランジスタ92,
98とＮチャネルMOSトランジスタ94,99とからなるCMOSゲ
ート回路100はそれぞれ実質的にインバータとして機能
する。このため、前記センスアンプの検出データはCMOS
インバータ101,102及びCMOSゲート回路97で順次反転さ
れた後、出力段のＮチャネルMOSトランジスタ103のゲー
トに入力される。他方、センスアンプの検出データはCM
OSインバータ101及びCMOSゲート回路100で順次反転され
た後、出力段のＮチャネルMOSトランジスタ104のゲート
に入力される。このとき、センスアンプの検出データに
応じて出力段の２個のＮチャネルトランジスタ103,104
のいずれか一方がオン状態になり、“1"レベルもしくは
“0"レベルのデータが出力される。
この出力バッファでは、出力段トランジスタを共にＮチ
ャネルトランジスタで構成されているので、その前段の
インバータ101,102及びCMOSゲート回路97,100は内部電
圧VC＊で動作させることができる。
ャネルトランジスタで構成されているので、その前段の
インバータ101,102及びCMOSゲート回路97,100は内部電
圧VC＊で動作させることができる。
このように上記実施例によれば、高電圧印加用の電源ピ
ンを通常の読み出し用の電源電圧を印加するためのピン
と共用させることができるので、従来に比べてピン数を
減少させることができる。この結果、ボード上に実装す
るときの実装密度を向上させることができる。
ンを通常の読み出し用の電源電圧を印加するためのピン
と共用させることができるので、従来に比べてピン数を
減少させることができる。この結果、ボード上に実装す
るときの実装密度を向上させることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではこの発明を１ビットのデータプログラム
及び読み出しを行なうEPROMに実施した場合について説
明したが、これはｎビット並列でプログラム及び読み出
しを行なうものに実装することができることはもちろん
である。
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではこの発明を１ビットのデータプログラム
及び読み出しを行なうEPROMに実施した場合について説
明したが、これはｎビット並列でプログラム及び読み出
しを行なうものに実装することができることはもちろん
である。
［発明の効果］ 以上説明したようにこの発明によれば、従来に比べてピ
ン数を減少させることができるプログラマブルROMを提
供することができる。
ン数を減少させることができるプログラマブルROMを提
供することができる。
第１図はこの発明に係るプログラマブルROMをEPROMに実
施した場合の全体の構成を示す回路図、第２図は上記実
施例装置における内部電圧発生回路の具体的構成の一例
を示す回路図、第３図は上記内部電圧発生回路の他の具
体的構成を示す回路図、第４図は上記実施例装置におけ
る行デコーダの具体的な構成を示す回路図、第５図は上
記実施例装置における出力バッファの具体的な構成を示
す回路図、第６図は上記出力バッファの他の具体的構成
を示す回路図である。 11……アドレスピン、12……アドレスバッファ、13……
行デコーダ、14……列デコーダ、15……行線、16……メ
モリセルアレイ、17……列選択線、18……列ゲート回
路、19……バス線、20……データ入力ピン、21……入力
バッファ、22……負荷回路、23……センスアンプ、24…
…出力バッファ、25……データ出力ピン、26……電源ピ
ン、27……内部電圧発生回路。
施した場合の全体の構成を示す回路図、第２図は上記実
施例装置における内部電圧発生回路の具体的構成の一例
を示す回路図、第３図は上記内部電圧発生回路の他の具
体的構成を示す回路図、第４図は上記実施例装置におけ
る行デコーダの具体的な構成を示す回路図、第５図は上
記実施例装置における出力バッファの具体的な構成を示
す回路図、第６図は上記出力バッファの他の具体的構成
を示す回路図である。 11……アドレスピン、12……アドレスバッファ、13……
行デコーダ、14……列デコーダ、15……行線、16……メ
モリセルアレイ、17……列選択線、18……列ゲート回
路、19……バス線、20……データ入力ピン、21……入力
バッファ、22……負荷回路、23……センスアンプ、24…
…出力バッファ、25……データ出力ピン、26……電源ピ
ン、27……内部電圧発生回路。
Claims (2)
- 【請求項１】データプログラム時にはデータ読み出し時
よりも高い電圧が印加される電源端子と、 出力バッファの出力段と、データプログラム時に高電圧
を必要とする行デコーダ、列デコーダ及び入力バッファ
とを含む、上記電源端子に接続され上記電源端子に印加
される電圧が供給される第１の回路と、 上記電源端子に印加される電圧に基づいて所定の電圧を
発生する内部電圧発生回路と、 上記内部電圧発生回路で発生された電圧が供給される第
２の回路とを具備し、 データプログラム時及びデータ読み出し時に上記電源端
子に印加される電圧及び上記所定の電圧がデータプログ
ラムあるいはデータ読み出しに必要な全ての回路の電源
電圧として供給されるように構成したことを特徴とする
プログラマブルROM。 - 【請求項２】前記内部電圧発生回路は、データプログラ
ム時に前記電源端子に印加される電圧よりも低い前記所
定の電圧を発生すると共に、前記電源端子に印加される
電圧の値を検出してこの値が所定値よりも高くなったと
きには、データ読み出し時に前記電源端子に印加される
電圧の値よりも発生された前記所定の電圧が低くなるよ
うに構成されている特許請求の範囲第１項に記載のプロ
グラマブルROM。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17505687A JPH0766675B2 (ja) | 1987-07-14 | 1987-07-14 | プログラマブルｒｏｍ |
| US07/218,403 US5022002A (en) | 1987-07-14 | 1988-07-13 | Programmable ROM having a reduced number of power source terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17505687A JPH0766675B2 (ja) | 1987-07-14 | 1987-07-14 | プログラマブルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419593A JPS6419593A (en) | 1989-01-23 |
| JPH0766675B2 true JPH0766675B2 (ja) | 1995-07-19 |
Family
ID=15989461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17505687A Expired - Fee Related JPH0766675B2 (ja) | 1987-07-14 | 1987-07-14 | プログラマブルｒｏｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5022002A (ja) |
| JP (1) | JPH0766675B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109378A (ja) * | 1990-08-29 | 1992-04-10 | Sanyo Electric Co Ltd | マイクロコンピュータ |
| JPH0749554Y2 (ja) * | 1990-08-29 | 1995-11-13 | 三洋電機株式会社 | マイクロコンピュータ |
| JPH0786750B2 (ja) * | 1990-11-28 | 1995-09-20 | カシオ計算機株式会社 | エフェクタ |
| US5491658A (en) * | 1991-02-13 | 1996-02-13 | Texas Instruments Incorporated | Column decoder for virtual ground memory array |
| JP3313383B2 (ja) * | 1991-06-27 | 2002-08-12 | 日本電気株式会社 | 読み出し専用記憶装置 |
| EP0954102A1 (en) * | 1991-12-09 | 1999-11-03 | Fujitsu Limited | Exclusive or/nor circuits |
| JP2565073B2 (ja) * | 1992-03-10 | 1996-12-18 | ヤマハ株式会社 | ディジタル信号処理装置 |
| JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2010097344A (ja) * | 2008-10-15 | 2010-04-30 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS6014438B2 (ja) * | 1979-08-29 | 1985-04-13 | 株式会社東芝 | 不揮発性半導体メモリ− |
| GB2089612B (en) * | 1980-12-12 | 1984-08-30 | Tokyo Shibaura Electric Co | Nonvolatile semiconductor memory device |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS58137327A (ja) * | 1982-02-10 | 1983-08-15 | Toshiba Corp | 半導体集積回路 |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| DE3381955D1 (de) * | 1982-07-26 | 1990-11-29 | Toshiba Kawasaki Kk | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
| DE3482724D1 (de) * | 1983-04-07 | 1990-08-23 | Toshiba Kawasaki Kk | Festwertspeicher. |
| US4667312A (en) * | 1983-11-28 | 1987-05-19 | Exel Microelectronics Inc. | Charge pump method and apparatus |
| JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
| JPS60195798A (ja) * | 1984-03-15 | 1985-10-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0644394B2 (ja) * | 1984-07-19 | 1994-06-08 | 株式会社東芝 | 半導体記憶装置 |
| JPS61150198A (ja) * | 1984-12-25 | 1986-07-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
| JPS61172300A (ja) * | 1985-01-26 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
| JPH051040Y2 (ja) * | 1985-04-09 | 1993-01-12 | ||
| JPH0750556B2 (ja) * | 1985-06-26 | 1995-05-31 | 日本電気株式会社 | 半導体記憶装置 |
| JP2530821B2 (ja) * | 1985-07-01 | 1996-09-04 | 日本電気株式会社 | 半導体メモリ |
| US4791612A (en) * | 1985-12-18 | 1988-12-13 | Fujitsu Limited | Data programming circuit for programmable read only memory device |
-
1987
- 1987-07-14 JP JP17505687A patent/JPH0766675B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-13 US US07/218,403 patent/US5022002A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419593A (en) | 1989-01-23 |
| US5022002A (en) | 1991-06-04 |
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| JPH07105152B2 (ja) | 不揮発性メモリ回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |