JPH02236652A

JPH02236652A - 仮想アドレスから物理アドレスへの翻訳機構ならびに仮想記憶空間を備えたコンピュータシステム及び翻訳バッファのローディング方法

Info

Publication number: JPH02236652A
Application number: JP1143963A
Authority: JP
Inventors: E Stewart Robert; ロバート　イー　スチュワート; Timothy E Leonard; ティモシー　イー　レナード; Sherry T Lee; シェリー　ツィ　チャン　リー
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1988-06-06
Filing date: 1989-06-06
Publication date: 1990-09-19
Anticipated expiration: 2011-09-25
Also published as: KR900000774A; KR930001885B1; AU3591989A; EP0345589A2; EP0345589B1; CA1319448C; DE68924557D1; DE68924557T2; JP2537550B2; AU607615B2; ATE129351T1; EP0345589A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】《産業上の利用分野〉本発明は、コンピュータシステム特に完全に仮想アドレ
ス情報をベースとして作動し、従ってコンピュータシス
テムの中央演算処理装置による物理記憶機構からの物理
アドレス情報の直接取出しを決して必要としないような
仮想アドレスから物理アドレスへの翻訳機構ならびに仮
想記憶空間を含むコンビュータシステムアーキテクチュ
アに関する．く従来の技術》数多くの近代的コンピュータシステムは、仮想アドレス
空間及び物理アドレス空間を含んでいる．さらに、仮想
アドレスにより参照され物理記憶機構内にあるデータが
、仮想アドレスを相応する物理アドレスに翻訳すること
によって堰出されるように、仮想アドレスを物理アドレ
スに翻訳するｌＩ！訳スキーマが備えられている．例え
ば、仮想記憶空間は、コンピュータシステムがその補助
記憶機構の合計容量に等しい単一の大容量記憶空間をも
つという概念を基礎としていることが考えられる．コン
ピュータシステムにより処理されるべき全ての適用業務
プログラムは、仮想記ｔａ．空間内でプログラムにより
必要とされるデータ及び命令の記憶場所を定義づける仮
想アドレスの使用により仮想記憶空間を基準にして構成
される．コンピュータシステムの単数又は複数の中央演
算処理装置により特定の適用業務プログラムが実行され
ている場合、このプログラムに関連するデータ及び指令
はシステムの補助記憶装置例えば磁気ディスクからシス
テムの主物理記憶機構内へ転送される。コンピュータシ
ステムには、実行中のプログラムにより生成される仮想
アドレスを、各々唯一の物理アドレスにより定義づけさ
れる正しい主記憶機構記憶位置に動的に翻訳するための
機構が備わっている。

プログラムの実行中、中央演算処理装置は、仮想アドレ
スによりデー゛夕及び命令を参照し続け、翻訳機構が、
中央演算処理装置により生成された仮想アドレスを、主
物理記憶機構内のそのデータ又は命令がありうる相応す
る物理アドレス内に連続的に翻訳するため、中央演算処
理装置と主物理記憶機構の間に結合されていなくてはな
らない。

標準的には、仮想記憶空間は、ページと呼ばれる記憶単
位に分けられる。ページは、基本的なアドレス可能な単
位を予じめ定められた数だけ含んでいる．例えば、基本
的アドレス可能単位は、８ビットのバイトを含むことが
でき、１ページは５１２のバイトを含むことができる。

基本的アドレス可能単位のみを識別するための１つの仮
想アドレスの書式は、そのアドレス可能な単位を含む仮
想べ一ジ番号及び、特定のページ内のアドレス可能範囲
のバイ１・番号となる。

ページテーブルは、仮想アドレスを物理アドレスに相互
参照するため、物理記憶機構内に維持される．コンピュ
ータシステムは、データを補助記憶装置へ又はこの装置
から動的に転送するにつれて、仮想アドレスの参照に用
いられるべき５１２バイトページの物理記憶機構を定義
づけるページフレーム番号を生成する。そのとき物理機
構内にある各々の仮想ページにつれて、１つのページテ
ーブル入口で提供される。補助記憶機構から主記憶機構
への関連するデータの転送の時点で特定の仮想ページに
割当てられたページフレーム番号が、その仮想ページに
ついてのページテーブル入口内に記憶される．従って、概念的には、特定の仮想アドレスに相当する物
理アドレスは、物理記憶機構からその仮想アドレスの仮
想ページのためのページテーブル入口を取出し、アドレ
ス可能なデータ単位のバイト番号とページテーブル入口
内に含まれているページフレーム番号を組合せることに
より得ることができる．しかしながら実際には、中央演
算処理装置は、最近用いられたページテーブル入口の特
殊目的キャッシュである翻訳バッファを維持する．ほと
んどの場合、翻訳バッファはすでに、１つのプログラム
により用いられている仮想アドレスに対する複数のペー
ジテーブル入口を含んでおり、プロセッサはそれらを得
るために物理記憶機構まで行く必要はない。

既知のコンピュータシステムでは、翻訳バッファは、中
央演算処理装置と主記憶機構の間のタイミングークリチ
カルデータパス（最長径路）に結合されている翻訳機構
である。翻訳機構は翻訳バッファから翻訳されるべき仮
想アドレスの仮想ページ番号に対するページフレーム番
号を確認し、仮想アドレスのバイト番号を翻訳バッファ
内にリストアップされているページフレーム番号に付加
し、物理アドレスを提供する。翻訳機構の出力端は標準
的にマルチプレクサの１つの入力端に結合されている．
マルチプレクサのもう一方の入力端は直接中央処理装置
に結合され、翻訳機構のまわりにバイパスラインを提供
している。次にマルチブレクサの出力端は、主記憶機構
に結合される。

このようにして、翻訳機構により決定された物理アドレ
ス又は中央演算処理装置により直接生成されたアドレス
のいずれかが、主記憶装置に伝送されうる．上述のように、ほとんどの仮想一物理アドレス翻訳は、
翻訳バッファの使用を通して実行される．しかしながら
、ミスがあった場合すなわち、翻訳バッファが、翻訳さ
れるべき仮想アドレスに対する仮想ページ番号入口を含
んでいない場合、翻訳されるべき仮想アドレスに対する
ページテーブル入口を、物理記憶機構から取り出し翻訳
バッファにロードしなくてはらない。これまで既知のコ
ンピュータシステムにおいては、ページテーブルの物理
基底アドレスはレジスタの中に保持されている。プロセ
ッサは、レジスタ内に記憶されている物理基底アドレス
及び翻訳すべき仮想アドレスの仮想ページ番号を用いて
翻訳アルゴリズムを実行し、その翻訳のために必要とさ
れるページテーブル入口の物理アドレスを計算する。こ
れによりプロセッサは、翻訳機構バイパスラインを介し
てページテーブル入口を直接取出すことができるように
なる。ページテーブル入口のページフレーム番号は、次
に、翻訳されるべきもとの仮想アドレスの仮想ページ番
号に担当する１つの入口として中央演算処理装置により
翻訳バッファ内にロードされる。このとき翻訳機構は、
仮想アドレスのバイト番号を、中央演算処理装置が翻訳
バッファ内にロードしたページフレーム番号に連結する
ことにより翻訳を完了することができる。

《課題を解決するための手段〉本発明の第１の目的は、ページテーブル入口の仮想アド
レスを用いることにより全ての仮想アドレスを物理アド
レスに翻訳するよう作動可能な翻訳機構を提供すること
にある．コンピュータシステムの演算システムが補助記
憶機構から主記憶機構にデータを動的に転送するにつれ
て、このシステムは各ページテーブル入口に対する仮想
アドレスと物理アドレスを生成する。しかしなから、ペ
ージテーブル入口が実際物理主記憶機構内にあるかぎり
、各ページテーブル入口を取出すため物理アドレスが必
要とされる．上述のように、これまで知られているシス
テムは、ページテーブル入口の物理アドレスを生成する
ため中央演算処理装置を用い、バイパスラインを通して
ページテーブル入口を直接取出し、次に翻訳を完了する
のに必要とされるページフレーム番号を翻訳バッファに
ロ一ドする．本発明の根本的な概念は、いくつかの仮想アドレスすな
わちページテーブル入口の仮想アドレスをページテーブ
ルを用いることなく翻訳するために翻訳機構を作動可能
にする方法に基づくものである。これは、いずれかの特
定のページテーブル入口の仮想アドレスと物理アドレス
の間のオフセットを表わすページフレーム番号を含むペ
ージテーブル入口原型を提供することにより達成される
。

この原型は、仮想記憶空間と物理記憶空間の各々の隣接
する記憶空間に基づくものである。さらに限定的に言う
と、仮想記Ｉｒｔ１機構内のページテーブルの連結する
ページは、物理記憶機構内の連続するページフレーム内
にある。従って、ページテーブル入口原型のページフレ
ーム番号は、ページテーブルの第１のページのページフ
レーム番号からページテーブルの第１のページの仮想ペ
ージ番号を差し引いたものに等しい．従って、ページテ
ーブル入口原型のページテーブル番号は、いずれか１つ
の特定のページテーブル入口の物理アドレスのベージフ
レーム番号を生成するべく、かかる特定のページテーブ
ル入口の仮想アドレスの仮想ページ番号に付加されうる
定められたオフセットである．本発明に従うと、仮想から物理への翻訳が必要とされる
場合、翻訳バッファは、翻訳されるべき仮想アドレスの
仮想ページ番号をまず探す、ヒットがあった場合、翻訳
バッファ内にリストアップされた相応するページフレー
ム番号が翻訳機構に与えられ、翻訳機構は、仮想アドレ
スからのバイト番号をページフレーム番号と組合せ、物
理アドレスを生成する。次に、必要とされるデータを取
り出すため主記憶機構に物理アドレスが送られる．ミス
が起こった場合には、中央演算処理装置は、翻訳される
べき仮想アドレスに対するページテーブル入口の仮想ア
ドレスを与え、翻訳バッファは、ページテーブル入口仮
想アドレスの仮想ページ番号を探す、ヒットがあった場
合には、翻訳機構は仮想アドレスをページテーブル入口
の物理アドレスに翻訳し、中央演算処理装置のためにペ
ージテーブル入口を取出すことができる。次に中央演算
処理装置は、取出されたページテーブルのページフレー
ム番号を翻訳バッファ内にロードし、翻訳機構は、もと
の仮想アドレスを翻訳することができるようになる。

第２のミスがある場合、上述のように、もとの仮想アド
レスを翻訳するのに必要なページテーブル入口の物理ア
ドレスのページフレーム番号を生成するため、中央演算
処理装置に本発明に基づくページテーブル入口原型を使
用させることによって、ミスが無限に反復する問題を避
けることができる．このとき翻訳バッファにはページフ
レーム番号がロードされる．次に、翻訳バッファは、翻
訳機構に対しページテーブル入口の物理アドレスを生成
するのに必要な情報を与えることができるようになる．
このとき、中央演算処理装置がページテーブル入口を受
けとり翻訳バッファにロードした後、もとの仮想アドレ
スの翻訳を完了することができる．当然のことながら、
もとの仮想アドレスを翻訳するのに必要とされるページ
テーブル入口の物理アドレスのページフレーム番号を生
成するためのページテーブル入口原型が用いられる前に
、２つ以上又は２つ未満の反復レベルを受けるようシス
テムを操作できるということも理解しておかなくてはな
らない。

従って、本発明は、中央演算処理装置によるページテー
ブル入口の直接取出しを必要とすることなく、全ての仮
想アドレスを物理アドレスに翻訳するように作動可能な
機構を提供する。従って、ハードウエアからバイパスラ
インとマルチブレクサが削除され、こうして主記憶機構
と中央演算処理装置の間のタイミングークリチヵルデー
タバスからマルチブレクサのゲート遅延を除去している
。

意義深いことに、マルチプレクサのゲート遅延が除去さ
れた結果、コンピュータシステムの演算速度が直接増加
することになる．実際いくつかの例において、演算速度
の増加量は、マルチプレクサ内のゲート遅延の数をクリ
チカルパス内のゲート遅延の合計数で除去した値に正比
例する。

本発明の上述の及びその他の特徴及び利点をより良く理
解するため、以下の詳細説明及び添付の図面を参照され
たい．《実施例〉ここで図面、なかでもまず第１図を参照すると、中央演
算処理装置１０、翻訳機構１１及び主記憶モジュールｌ
２の間でこれまで知られている結合に従って配置されて
いるコンピュータが図示されている．仮想記憶空間の概
念の標準的実施に従うと、一度に記憶モジュール内に記
憶されたデータ及び命令は、主記憶モジュール１２に結
合されている補助記憶装置１３内に記憶されているデー
タ及び命令の合計量のうちの一定の割合を構成する．中
央演算処理装置ｌＯは、仮想記憶空間内のアドレス可能
な単位の記憶場所を特定す仮想アドレスを基礎として全
てのデータ及び命令を参照する。

中央演算処理装置１０が実行中の適用業部プログラムが
特定のデータ及び命令を必要とするにつれて、演算シス
テムは連続的に補助記憶装置１３から主記憶モジュール
ｌ２にそしてその逆方向に、母ｉ２１を通してデータを
転送する．演算システムは、記憶モジュールｌ２内の転
送されたデータのための正しい記憶場所を決定する配置
アルゴリズムに従って主記憶機構１２をロード，し、主
記憶機構１２内にデータを位置設定するため適当な物理
アドレスを生成する．記憶域管理を目的として（特定的に言うと仮想アドレス
から物理アドレスへの翻訳と保護のため）、記憶単位は
１ページである．１ページには、例えば５１２バイトと
いった一定数のアドレス可能な単位が含まれている．ペ
ージはつねに自然に整列させられている；すなわち、１
ページの第１のバイトのアドレスは、５１２の倍数であ
る。仮想アドレスは、長さが３２ビットであり、第３図
に示されているように記憶域管理論理により区分されて
いる．ここで第３図を参照すると、仮想アドレスビットは、以
下のように機能する；フィールド範囲：ビット３１：９フィールド名：仮想ページ番号（Ｖ　Ｐ　Ｎ）機能：仮
想ページ番号フィールドは、参照されるべき仮想ページ
を規定する。例えば、各仮想アドレス空間内には８３８
８．６０８ページがありうる。各ページは、５１２０バ
イトを含む、フィールド範囲：ビソト８：０フィールド名二バイト番号機能：バイト番号フィールドは、ページ内のバイトアド
レスを規定する。前述のように１べ一ジには５１２バイ
トが含まれている。

９つの最低位ビットは、１ページ内の１バイトを選択し
、アドレス翻訳プロセスにより変更されない。残りのビ
ットは、ページテーブルからページテーブル人口を得る
のに用いられる．概念的には、ページテーブル入口を得
るプロセスは、記憶の参照毎に起こる。実際には、翻訳
機構１１は、最近用いられたページテーブル入口の特殊
目的キャッシュである翻訳バッファを維持する。第８図
を参照すると、翻訳バッファは、中央演算処理装置工０
により最近処理されたデータ及び命令についての仮想ア
ドレスの仮想ページ番号（ＶＰＮ）のリストを維持して
いる．各仮想べ一ジ番号の反対側には、その仮想アドレ
スにより識別されるデータが主記憶モジュールｌ２内で
現在ある物理記憶機構のページフレーム番号（ＰＦＮ）
がある。ほとんどの場合、翻訳バッファはすでに、プロ
グラムが生成中の仮想アドレスに対するページテーブル
入口を含んでおり、中央演算処理装置は、それらを得る
ため記憶機構まで行く必要はない。

仮想アドレス空間の各々の存在するページについて、ペ
ージテーブル内に１つのページテーブル入口がある．前
述のように、ページテーブルは、物理記憶機構内の隣接
した空間に割当てられており、ｌ仮想アドレスは、その
仮想アドレス空間におけるバイト記憶場所を特定する正
負符号の無い３２ビットの整数である．プログラマが見
るアドレス空間は、４０億以上のバイトの線形アレイで
ある．記憶域管理は、仮想アドレス空間の活動部分を、利用可
能な物理アドレス空間にマッピングする。

記憶域管理は又プロセス間のページ保護も提供する。演
算システムは、仮想アドレスを主記憶アドレスにマッピ
ングする記憶域管理表を制御する．この仮想アドレスの
うち使用されていない部分は補助記憶機構１３にコピー
又はスヮップされる。

これらの部分は必要とされる場合に主記憶モジュール１
２へと戻される．一ａに、第１図の先行技術に基づくシステムにおいて仮
想アドレスを物理アドレスに翻訳する活動は、記憶マッ
ピング有効化（ＭＭＥ）ビットのセッティングにより支
配される．ＭＭＥが０にリセットされると、ページ保護
が無効化され、バイパスライン１６が以下に記されるよ
うに、空白翻訳を実行するのに用いられる，ＭＭＥが１
に等しい場合、アドレス翻訳機構１１には、仮想アドレ
ス、意図されているアクセス（読みとり又は書き込み）
そして、そのアクセスをそれに対し検査するためのモー
ドが提示される。そのアクセスが許容されアドレスが誤
りとされない場合、このルーチンの出力は、特定の仮想
アドレスに相応する物理アドレスである。ここで第４図
を参照すると、１つのページテーブル入口の図形表示が
示されている．ページテーブル入口のビットは、以下の
ように機能する．一フィールド範囲：ビット３１フィールド名：有効ビット（Ｖ）機能：変更（Ｍ）ビット及びページフレーム番号（ＰＦ
Ｎ）フィールドの有効性を支配する．ビットは、有効に
ついては１にセントされ、無効についてＯにリセットさ
れる．このビットがリセットされたとき、変更及びペー
ジフレーム番号フィールドは、システムソフトウエアの
ために予約される。

一フィールド範囲：ビット３０：２７フィールド名：保護（ＰＲＯＴ）機能：このフィールドはつねに有効であり、有効ビット
が０リセットされたときでさえハードウエアにより用い
られる．保護フィールドはつねに有効であるものとして
定義づけされ、最初に検査される．ページテーブル入口
は、変更ビット及びページフレーム番号フィールドのみ
の有効性を制御する有効ビットをもつものとして定義づ
けされる。ユーザーモードで実行中のプログラムがシス
テム領域内でアクセス保護検査を行なうことができずス
ワフブ可能なページを全て誤りにするように、保護がま
ず最初に検査される。

ーフィールド範囲：ビット２６フィールド名：変更ビット（Ｍ）機能：有効ビ・ノトがＯにリセットされると、システム
ソフトウエア及び入出力装置のために変更ビットが予約
される。

有効ビットが１にセットされこのビットが０にリセット
された場合、そのページは変更されていない。有効ビッ
ト及びこのビットがセントされた場合、ページは変更さ
れている可能性がある。変更ビットはソフトウェアによ
りリセットされる。これは、ページに対する書き込み又
は変更が成功した場合に、中央演算処理装置によりリセ
ットされる．さらにこれはプローブー書込み命令又は暗
黙のプローブ一書込みによりセフトされろうる。このビ
ットは、ページがアクセス不能である場合セットされな
い。

ーフィールド範囲：ビット２５フィールド名：必須ゼロ機能：このビットは予約され、ゼロでなくてはならない
。

−フィールド範囲：ビット２４：２３フィールド名：オーナー（ＯＷＮ）ビット機能；これら
のビントは、システムソフトウェアの使用に予約される
。演算システムは、ページのオーナー（所有者）のアク
セスモードとしてこれらのシステムビットを用いる：す
なわち、ページを変えることを許されたモードである。

このフィールドはハードウェアにより検査されたり変え
られたりしない。

−フィールド範囲二ビット２０：０フィールド名二ページフレーム番号（ＰＦＮ）機能：ペ
ージの基底の物理アドレスの上部２３ビット。このフィ
ールドは、有効ピットがセットされた場合にのみ、ハー
ドウェアにより用いられる．ここで再び第１図を参照すると、中央演算処理装置１０
は、母線１４上で出力されるアドレスを生成する．母線
１４は翻訳機構母腺１５及び翻訳機構バイパス母線１６
の各々に結合されている．翻訳機構１１により生成され
る物理アドレスは、物理アドレス出力母線１７上で出力
される。翻訳機構バイパス母線１６及び物理アドレス出
力母線ｌ７の各々は、マルチプレクサ１８の投入口に結
合されている．マルチプレクサｌ８の取出口は、マルチ
ブレクサ出力母線１９により主記憶モジュール１２に結
合されている。普通は、中央演算処理装置１０が生成し
たアドレスは、物理アドレスに翻訳するため翻訳機構１
１に母線１４及び１５を介して送られる仮想アドレスで
ある。翻訳機構１１が生成した物理アドレスは、母線！
７、マルチプレクサ１８及び母線ｌ９を介して主記憶モ
ジュール１２へと送られる。この要領で、記憶機構は母
線２０を介して中央演算処理装置に必要とされるデータ
を送ることができる。

ここで第５図を参照すると、翻訳機構ｉｔ及び中央演算
処理装置１０は、ここで示されているダイヤグラムに従
って、仮想アドレスを物理゛１ドレスに翻訳するように
作動する。中央演算処理装置１０により生成された仮想
アドレスは、母線１４、工５を通して翻訳機構１１に送
られ、翻訳機構は翻訳バッファ内の翻訳されるべき仮想
アドレスの仮想ページ番号を探索する（第８図参照）。

翻訳バッファのヒットは、翻訳バッファがそのリスト内
の仮想ページ番号を位置測定し、翻訳機構１１に対し相
応するページフレームを提供した場合に起こったとされ
る。第５図のライン１及びライン６に示されているよう
に、翻訳機構１１は、仮想アドレスからのバイト番号を
翻訳バッファ内にリストアップされているページフレー
ム番号と組合せて、物理アドレスを従供する。

翻訳バッファのミスは、翻訳バッファに対してそれがペ
ージフレーム番号を与えることのできない仮想ページ番
号が提示された場合に、起こったとされる。この場合、
中央演算処理装置１０は、それ相応の信号を受け、翻訳
機構１１が翻訳を完了することができるようにページテ
ーブル入口を取出さなくてはならない。上述のように、
ページテーブルは隣接する物理アドレス空間内に位置設
定される。ページテーブルの基底アドレスは、中央演算
処理装置１０内の基底レジスタ（ＢＲ）内に記憶されて
いる物理アドレスである、物理アドレスをその仮想アド
レス（ＶＡ）から生成するためのアルゴリズムは、次の
とおりである：ｐＡ＝ＭＥＭ　（ＢＲ＋４”　ＶＡ＜Ｖ
ＰＮ＞）＜ＰＦＮ＞’　ＶＡ＜８　：　Ｏ＞（なお式中、＜ＰＦＮ＞）の後のアポストロフィは＜Ｐ
ＦＮ＞）とＶＡ＜８：０＞の間の連結を示す》。

このアルゴリズムの実行は、第５図のライン２〜５に図
示されている。（ＢＲ＋４”　ＶＡ＜ＶＰＮ＞’　ＶＡ
＜８　：　０＞）の実行の時点で、中央演算処理装置１
０は、母線１４、バイパス母線１６を通り、マルチプレ
クサ１８及び母線１９を介してページテーブル入口の物
理アドレスを主記憶モジュール１２に送り、このアルゴ
リズムにより決定された物理アドレスに位置設定された
ページテーブル入口を取出す（第５図、ライン５）．次
に中央演算処理装置は、翻訳機構１１が上述のように第
５図のライン１のもとの仮想アドレスを翻訳できるよう
に、翻訳バッファに、取出しされたペーシテーブル入口
のページフレーム番号（ＰＦＮ）をロードする（第５図
のライン１及び６）。中央演算処理装置１０、翻訳機構
１１及び主記憶モジュール１２のさまざまなオペレーシ
岬ンは、第５ａ図の流れ図に図示されている。

先行技術に基づく仮想から物理へのアドレス翻訳の実施
の１つの大きな欠点は、中央演算処理装２１０と主記憶
モジュールの間のタイミングークリチカルデータバス内
にマルチプレクサ１８が存在することである。本発明に
従うと、ハードウェアは、翻訳機構のバイパスライン及
びマルチプレクサ無しに実施される．第２図を参照する
と、本発明に基づくシステムの基本コンポーネントは、
中央演算処理装置１１０、翻訳機構１１１、主記憶モジ
ュール１１２そして補助記憶機構１１３である．しかし
ながら、ここには、中央演算処理装置１１０を翻訳機構
１１１に結合する単母線１５０及び翻訳機構１１１を主
記憶モジュール１１２に結合する単母ｖＡ１６０がある
。換言すると、中央演算処理装置１１０により生成され
た全てのアドレスは翻訳機構１１１に送られる．第２図
に示されているシステムは、同様に、補助記憶機構１１
３を主記憶機構１１２に結合する母線１２１及び主記憶
機構１１２から中央演算処理装置１１０へのデータの流
れのための母線１　２　０をも含んでいる．本発明に従
うと、バイパスライン及びマルチプレクサは、翻訳機構
１１１が仮想アドレスを用いてページテーブルを読みと
るために、削除されている。前述のように、ページテー
ブルは物理記憶機構内にあるために仮想アドレスのみが
翻訳バッファに与えられ、或る時点で、翻訳バッファを
ロードするためページテーブル入口を取出すべく主記憶
モジュール１１２に対し物理アドレスを与えなくてはな
らない場合に、翻訳バッファによる無限のミスの反復が
起こりうる。本発明に従うと、ページテーブルを用いる
ことなくページテーブル入口のための翻訳バッファ入口
を作成するためページテーブル入口の仮想アドレスと共
に、中央演算処理装置１１０内のＰＴＥＰレジスタに含
まれているページテーブル入口原型を用いることによっ
て、ミスの無限反復を避けることができる。

ページテーブルは主記憶モジュール１１２の物理アドレ
ス空間及びシステムの仮想アドレス空間の各々において
隣接しているため、ページテーブルの基底の物理アドレ
スとページテーブルの基底の仮想アドレスの間のオフセ
ットを決定することができ、このオフセットは、物理ア
ドレス空間と仮想アドレス空間の各々においてページテ
ーブルの隣接する空間全体を通して一定である。従って
、原型のページテーブル入口に対するページフレーム番
号は、ページテーブルの第１のページのページフレーム
番号からそのページテーブルの第１のページの仮想ペー
ジ番号を引いた数に等しくされる。

第７図を参照すると、ＰＴＥＰレジスタ内に含まれてい
るようなページテーブル入口原型の書式が示されている
。ＰＴＥＰレジスタのフィールドは、以下のように定義
づけられる：範　囲　　　簡略記憶名　　　　　意　味＜　３１　＞
　　　　　Ｒｅｓｅｒｖｅｄ　（予約）　必須ゼロ＜３
０：２１＞　　ＰＲＯＴ　　　保護＜　２６　：　２３
　＞　　　Ｒｅｓｅｒｖｅｄ　　　　　　必須ゼロ＜２
２：Ｏ＞　　　ＰＦＮ　　　　ベージフレーム番号。

ページテーブルの第１のページのページフレーム番号からページテーブルの第１のページの仮想ページ番号を引いたもの．仮想記憶機構内のページテーブルとページテーブル入口
原型（ＰＴＥＰ）で仮想アドレスを物理アドレスに翻訳
するための機能は、以下のように記述されうる： −ＰＴＥ　　ＶＡ＝ＢＲ＋４”ＶＡ＜ＶＰＮ＞〔基底レ
ジスタ（Ｂ　Ｒ）内に含まれている仮想記憶機構内のペ
ージテーブルの基底の仮想アドレスを用いてもとの仮想
アドレス（ＶＡ）をマッピングするページテーブル入口
（ＰＴＥ）の仮想アドレス〕 −ＰＴＥ　　ＰＴＥ＝１’ＰＴＥＰ＜ＰＲＯＴ＞’１　
’　ＺＥＸＴ　（ＰＴＥ　　ＶＡ＜■ＰＮ＞＋ＰＴＥＰ
＜ＰＦＮ＞）（ＰＴＥ　　ＶＡを含むページテーブルのページをマッ
ピングするページテーブル入口） −ＰＴＥ　　ＰＡ＝ＰＴＥ　　ＰＴＥ＜ＰＦＮ＞’ＰＴ
Ｅ　　ＶＡ＜８：Ｏ＞（もとの仮想アドレスをマッピングするページテ−７’
ル入口の物理アドレス）． −ＰＡ＝ＭＥＭ（ＰＴＥ　　ＰＡ）＜ＰＦＮ＞’ＶＡ＜
８：０＞（もとの仮想アドレスに相当する物理アドレス）．上述
の機能は、第６図を参照することにより第２図内に示さ
れているコンピュータシステムノオペレーシッンに関し
て説明されうる。先行技術に基づ《システムと同様、翻
訳すべき仮想アドレスは中央演算処理装置１１０により
母線１１０を通して翻訳機構１１１へと送られる。翻訳
機構１１１は、相応するページフレーム番号を確認する
ため翻訳バッファ内の仮想アドレスの仮想ページ番号ヲ
探索するべく第１のオペレーシッンオーダを受ける．ヒ
ントがあった場合、翻訳機構１１ｌは、仮想アドレスの
バイト番号を翻訳バッファ内に見い出されたページフレ
ーム番号と組合せ、物理アドレスを提供する（第６図の
ライン１，６及び７）．次にこの物理アドレスは母線１
６０を通して主記憶モジュール１１２まで送られ、デー
タを取出す．第ｌオーダミスがあった場合、中央演算処
理装置１１０はアルゴリズムＰＴＥ　　ＶＡ＝ＢＲ＋４
”ＶＡ　（ＶＰＮ）を実行して、もとの仮想アドレスを
マッピングするページテーブル入口の仮想アドレスを決
定し（第６図のライン１〜３）、その仮想アドレスを母
線１５０を介して翻訳機構１１１に送る．翻訳機構１１
１の第２のオペレーシシンオーダにおいては、ページテ
ーブル入口の仮想アドレスに対するページフレーム番号
を見い出すために翻訳バッファが用いられる．翻訳機構のヒットが起った場合、翻訳機構１１１は、ペ
ージテーブル入口の仮想アドレスのバイト番号を、翻訳
バッファ内で見い出された相応するページフレーム番号
と組合せ、ページテーブル入口の物理アドレス（第６図
のライン３及び５）を提供する。次にページテーブル入
口の物理アドレスは母［１６０を通して主記憶モジュー
ル１１２へと送られ、もとの仮想アドレスの翻訳を可能
にするため翻訳バッファにロードする必要のあるページ
テーブル入口を取出す。

本発明に従うと、翻訳バッファにおける第２０オーダミ
スの場合、中央演算処理ユニット１１０は、ＰＴＥ　　ＰＴＥ＝１’ＰＴＥＰ＜ＰＲＯＴ＞’１’Ｚ
ＥＸＴ　（ＰＴＥ　　ＶＡ＜ＶＰＮ＞十ＰＴＥＰ＜ＰＦ
Ｎ＞　（第６図のライン３〜４）といった、ページテー
ブル入口の仮想アドレスの仮想ページ番号及びページテ
ーブル入口原型を使用することによりもとの仮想アドレ
スの翻訳を完成させるために必要とされるページテーブ
ル入口のための翻訳バッファ入口を作成する。従って、
上述の機能を実行することにより、中央演算処理装置１
１０は、翻訳バッファにページテーブル入口の物理アド
レスのページフレーム番号をロードすることができ、こ
うして、翻訳機構１１１がページテーブル入口の仮想ア
ドレスを相応ずる物理アドレスへと、以下のような公式
に従い、物理記憶機構内のページテーブルを参照するこ
となく　（第６図のライン３及び５）翻訳を行なうこと
ができるようにする：ＰＴＥ　　ＰＡ＝ＰＴＥ　　ＰＴ
Ｅ＜ＰＦＮ＞’ＰＴＥ　　ＶＡ＜８：０＞ここで、上述の第１のオペレーションオーダを再度試す
ことによりページテーブル入口（第６図のライン６）を
取出した後、もとの仮想アドレスの翻訳を完了すること
ができる。今回は、ＰＡ＝ＭＥＮ　（ＰＴＥ　　ＰＡ）
＜ＰＦＮ＞’　ＶＡ＜８　：０〉（第６図のライン６及
び７）に従って翻訳を完了するため翻訳バッファの必要
とされるローディングを第２のオペレーションオーダが
提供したかぎりにおいてヒットが存在することになる。

中央演算処理装置１１０、翻訳機ｔｌｌｌｌ及び主記憶
モジェール１１２のオペレーションは、第６ａ図の流れ
図内に示されている。

ページテーブルを使用することな《ページテーブル入口
の仮想アドレスを翻訳するための翻訳機構を作動させる
広い概念は、たとえページテーブルが物理アドレス空間
において隣接していなくても、実施することができる．
これは、ページテーブル入口の仮想アドレスからページ
テーブル入口の物理アドレスを作成できるようにするた
め、ページテーブルのページテーブル入口に対する物理
アドレスと相応する仮想アドレスの間の既知の相互参照
情報を含むようページテーブル入口原型機構を備えつけ
ることにより達成される．上述の実施例においては、物
理アドレス空間及び仮想アドレス空間の各々において隣
接するようにページテーブルを配置することによって、
ページテーブル入口原型についての直接的な定まったオ
フセット情報が提供される．本発明のもう１つの特徴は、先行技術に基づく配置のバ
イパスラインの使用を通して翻訳機構の記憶域管理機能
のバイパスを可能にする既存のアーキテクチャ上の概念
と、第２図のハードウエア配置の相容性にある．このこ
とは、記ｔα域管理の締切り又はバイパス状態をシミュ
レーションするための翻訳バッファ内に選択的に実施さ
れた空白マッピング機能を用いて達成される。換言する
と、翻訳バッファには、翻訳機構のオペレーションが翻
訳されるべきアドレスに対していかなる影響も及ぼさな
いように、１対１のマッピングが与えられる。従って、
中央演算処理装置１１０がＭＭＥがＯのとき、（例えば
診断プログラムの実行中）１つのアドレスを生成した場
合、そのアドレスは母線１５０を通して慝利訳機構１１
１に入力される．翻訳機構はこのアドレスを通常通りに
処理する。

翻訳バッファのヒットは上述のとおりに処理される。

しかしながら翻訳のミスの場合、中央演算処理装置は、
物理アドレスページフレーム番号が仮想アドレス仮想ペ
ージ番号と同じになるように物理アドレス情報を作成す
る．このページフレーム番号は、翻訳バッファ内にロー
ドされ、翻訳機構が処理するときヒットが存在すること
になる．本発明は、ページテーブルを用いることなくペ
ージテーブル入口の仮想アドレスを翻訳するよう翻訳機
構を作動させることにより、きわめて有利な仮想から物
理へのアドレス翻訳を提供している。

このようにして、翻訳機構のバイパスライン及びマルチ
ブレクサは、中央演算処理装置と主記憶機構の間のクリ
チカルデータパスから削除される。

その結果、マルチプレクサのゲート遅延がタイミングー
クリティ力ルデータバスから除去されるという点で、中
央演算処理装置の演算速度は正比例して増大することに
なる。

【図面の簡単な説明】

第１図は、先行技術に基づくコンピュータシステムのブ
ロックダイヤグラムである．第２図は、本発明に従ったアーキテクチャを有するコン
ピュータシステムのブロックダイヤグラムである。第３図は、仮想アドレスの図示表示である。第４図は、ページテーブル人口のグラフ表示である。第５図は、第１図の先行技術に基づくシステムにより実
行された仮想アドレスから物理アドレスへの翻訳の図形
表示である。第５ａ図は、第５図に示されている仮想アドレスから物
理アドレスへの翻訳を実施するコンピュータシステムに
よるオペレーション順序を示す流れ図である．第６図は、本発明に従った仮想アドレスー物理アドレス
翻訳の図形表示である．第６ａ図は、第６図に示されている仮想アドレスから物
理アドレスへの翻訳を実施するコンピュータシステムに
よるオペレーション順序を示す流れ図である．第７図は、本発明に従ったページテーブル入口原型の図
形表示である．第８図は、翻訳バッファの図形表示である．ＩＯ、１１
０・・・中央演算処理装置、ｌ　ｌ　，　１１１・・・
翻訳機構、１２、１１２・・・主記憶モジュール、１３
、１１３・・・補助記憶装置、１４・・・母線、１５・
・・翻訳機構母線、１６・・・翻訳機構バイパス母線、
ｌ７・・・物理アドレス出力母線、１８・・・マルチプ
レクサ、１９・・・マルチプレクサ出力母線、２０、１
　２　０−・・母線、１５０，１６０・・・単一母線。第３図第４図第７図第図仮想アドレス

Claims

【特許請求の範囲】

（１）以下のものを含むコンピュータシステム：（ａ）
中央演算処理装置；（ｂ）仮想アドレスにより参照されるデータを含む仮想
アドレス空間及び物理アドレスにより参照されるデータ
を含む物理アドレス空間を有する記憶システム；（ｃ）仮想アドレスにより参照されるデータの予じめ選
定された部分の仮想アドレスが、相応する物理アドレス
を有するように、仮想アドレスにより参照されるデータ
の予じめ選定された部分を含む物理アドレスにより参照
されるデータ；（ｄ）前記物理アドレス空間内の隣接するページテーブ
ル記憶空間（なおかかるページテーブル記憶空間は、そ
の空間内の記憶位置を位置設定する物理アドレスにより
参照されており、記憶位置の各々は、仮想アドレスによ
り参照されるデータの予じめ選定された部分の仮想アド
レスのうちの予じめ選定されたものについての相応する
物理アドレス情報を含んでいる）；（ｅ）中央演算処理装置が生成した仮想アドレスを相応
する物理アドレスに翻訳するための翻訳機構；（ｆ）なお前記翻訳機構は、中央演算処理装置が生成し
た仮想アドレスが相応する物理アドレスに翻訳され、か
かる相応する物理アドレスは物理アドレスにより参照さ
れるデータを取出すため記憶システムの物理アドレス空
間に伝送されるように、中央演算処理装置と記憶システ
ムの間で結合されている；（ｇ）さらに前記翻訳機構は、この機構に対し相応する
物理アドレス情報を提供するよう前記ページテーブル記
憶空間の予じめ選定された部分を含む翻訳バッファを含
んでいる；（ｈ）物理アドレス空間の隣接するページテーブル記憶
空間を参照するのに用いられる物理アドレスに相当する
一組の隣接する仮想アドレスの基底仮想アドレスを含む
基底仮想アドレスレジスタ；（ｉ）物理アドレス空間内の隣接するページテーブル記
憶空間の基底を位置設定する第１の物理アドレスと、基
底仮想アドレスレジスタ内に含まれている基底仮想アド
レスの間に定まったオフセット情報を含むページテーブ
ル原型レジスタ；そして（ｊ）ページテーブル記憶空間の予じめ選定された部分
で翻訳バッファをロードするための手段；（ｋ）なお、翻訳バッファをロードするための手段は、
翻訳バッファをロードするこの手段が、（ｉ）基底仮想
アドレスレジスタ内に含まれている仮想アドレスに対して中央演算処理装置が生成した第１の仮想アドレスの一部分を付加し、第１の仮想アドレスのための相応する物理アドレス情報を含むページテーブル記憶空間記憶位置のための第２の仮想アドレスを生み出すこと、（ｉｉ）少なくとも第２の仮想アドレスの一部分をペー
ジテーブル原型レジスタ内に含まれているオフセット情報に対して付加し、第２の仮想
アドレスに相当する物理アドレス情報を生み出すこと、そして（ｉｉｉ）少なくとも第２の仮想アドレスの一部分と、
第２の仮想アドレスに相当する物理アドレス情報で翻訳バッファをロードすることができるように、中央演算処理装置、基底仮想アドレス
レジスタ及びページテーブル原型レジスタに結合されて
いる。
（２）翻訳機構は、この機構に対し空白マッピング情報
を提供するよう翻訳バッファ内にロードすべき空白マッ
ピング情報を生成するよう作動することを特徴とする、
請求項（１）に記載のコンピュータシステム。
（３）（ａ）仮想アドレス空間はページに分割され、各
々のページは仮想ページ番号で識別され、予じめ定めら
れた数のアドレス可能なデータ単位を含んでいること、（ｂ）物理アドレスはページフレームに分割され、ペー
ジフレームの各々はページフレーム番号で識別され、仮
想アドレス空間の１ページ内に含まれている予じめ定め
られた数のアドレス可能なデータ単位に等しい一定数の
アドレス可能なデータ単位を含んでいること、（ｃ）翻訳バッファは、仮想アドレスにより参照される
データの予じめ選定された部分の仮想アドレスのうちの
予じめ選定されたものに対する仮想ページ番号、ならび
に次の前述の仮想ページ番号に相当するページフレーム
番号を含んでいること；（ｄ）前記翻訳機構は、翻訳バッファ内に含まれている
仮想アドレス及び相応するページフレーム番号から物理
アドレスを決定すること、を特徴とする、請求項（１）
に記載のコンピュータシステム。
（４）ページテーブル原型レジスタは、隣接するページ
テーブル記憶空間の基底を位置設定する第１の物理アド
レスに関連するページフレーム番号から基底仮想アドレ
スレジスタ内に含まれる仮想アドレスに関連する仮想ペ
ージ番号を差し引いたものに等しいページフレーム番号
を含んでいることを特徴とする、請求項（３）に記載の
コンピュータシステム。
（５）翻訳バッファをロードするための手段には、中央
演算処理装置が含まれていることを特徴とする、請求項
（１）に記載のコンピュータシステム。
（６）以下のものを含むコンピュータシステム：（ａ）
中央演算処理装置；（ｂ）仮想アドレスにより参照されるデータを含む仮想
アドレス空間及び物理アドレスにより参照されるデータ
を含む物理アドレス空間を有する記憶システム；（ｃ）仮想アドレスにより参照されるデータの予じめ選
定された部分の仮想アドレスが、相応する物理アドレス
を有するように、仮想アドレスにより参照されるデータ
の予じめ選定された部分を含む物理アドレスにより参照
されるデータ；（ｄ）前記物理アドレス空間内の１ページテーブル記憶
空間、なおかかるページテーブル記憶空間は、その空間
内の記憶位置を位置設定する物理アドレスにより参照さ
れており、記憶位置の各々は、仮想アドレスにより参照
されるデータの予じめ選定された部分の仮想アドレスの
うちの予じめ選定されたものについての相応する物理ア
ドレス情報を含んでいる；（ｅ）中央演算処理装置が生
成した仮想アドレスを相応する物理アドレスに翻訳する
ための翻訳機構；（ｆ）なお前記翻訳機構は、中央演算処理装置が生成し
た仮想アドレスが相応する物理アドレスに翻訳され、か
かる相応する物理アドレスは物理アドレスにより参照さ
れるデータを取り出すため記憶システムの物理アドレス
空間に伝送されるように、中央演算処理装置と記憶シス
テムの間で結合されている；（ｇ）さらに前記翻訳機構は、この機構に対し相応する
物理アドレス情報を提供するよう前記ページテーブル記
憶空間の予じめ選定された部分と同じ情報を含む翻訳バ
ッファを含んでいる；（ｈ）又、ページテーブル記憶空間は、それを参照する
ための物理アドレスに相応する１組の仮想アドレスのた
めの記憶位置を含んでいる；（ｉ）なお、翻訳バッファ
内のページテーブル記憶空間の予じめ選定された部分と
同じ情報には、ページテーブル記憶空間を参照するため
、仮想アドレスのうちの少なくともいくつかを相応する
物理アドレスに翻訳するための情報を翻訳機構に与える
よう、仮想アドレスセットのうちの少なくともいくつか
とそれに相応する物理アドレスが含まれている；そして（ｊ）ページテーブル記憶空間を参照するため仮想アド
レスセットとそれに相応する物理アドレスの間の既知の
相互参照情報を含むページテーブル入口（記入項）原型
機構を含むページテーブル記憶空間の予じめ選定された
部分と同じ情報を翻訳バッファにロードするための手段
（なおかかるページテーブル入口原型機構は、仮想アド
レスセットのうちの相応するもの及び既知の相互参照情
報から、ページテーブル記憶空間を参照するための物理
アドレス情報を生成するように作動する。
（７）以下のものを含むコンピュータシステム：（ａ）
中央演算処理装置；（ｂ）仮想アドレスにより参照されるデータを含む仮想
アドレス空間及び物理アドレスにより参照されるデータ
を含むアドレス空間を有する記憶システム；（ｃ）各々相応する物理アドレスを有する仮想アドレス
のうちのいくつか；（ｄ）前記物理アドレス空間内のページテーブル記憶空
間、なおかかるページテーブル記憶空間は、ページテー
ブル記憶空間内の記憶位置を位置設定する物理アドレス
により参照されており、記憶位置の各々は、仮想アドレ
スのうちのいくつかのものに対する相応する物理アドレ
ス情報を含んでいる、（ｅ）中央演算処理装置が生成した仮想アドレスを相応
する物理アドレスに翻訳するための翻訳機構；（ｆ）なお前記翻訳機構は、中央演算処理装置が生成し
た仮想アドレスが相応する物理アドレスに翻訳され、か
かる相応する物理アドレスは物理アドレスにより参照さ
れるデータを取り出すため記憶システムの物理アドレス
空間に伝送されるように、中央演算処理装置と記憶シス
テムの間で結合されている；（ｇ）さらに前記翻訳機構は、この機構に対し相応する
物理アドレス情報を提供するよう前記ページテーブル記
憶空間の予じめ選定された部分と同じ情報を含む翻訳バ
ッファを含んでいる；（ｈ）又、ページテーブル記憶空間は、それを参照する
ため物理アドレスに相応する１組の仮想アドレスのため
の記憶位置を含んでいる）；（ｉ）ページテーブル記憶
空間を参照するため仮想アドレスセットと相応する物理
アドレスの間の既知の相互参照情報を含んでいるページ
テーブル原型機構；（ｊ）なお前記ページテーブル原型機構は、その中に含
まれている既知の相互参照情報と、仮想アドレスセット
のうちの相応するものから、ページテーブル記憶空間を
参照するための物理アドレス情報を決定するよう作動す
る。
（８）（ａ）ページテーブル記憶空間は、物理アドレス
空間及び仮想アドレス空間の各々において隣接している
こと、そして（ｂ）前記既知の相互参照情報は、定まったオフセット
情報を含んでいること、を特徴とする、請求項（７）に記載のコンピュータシス
テム。
（９）仮想アドレスにより参照されるデータを有する仮
想記憶空間と物理アドレスにより参照されるデータを有
する物理記憶空間を含む、なお、仮想アドレスのうちの
いくつかは相応する物理アドレスを有し、翻訳バッファ
には仮想アドレス情報及び相応する物理アドレス情報が
ロードされるコンピュータシステムの翻訳バッファのロ
ーディング方法において、（ａ）物理記憶空間内に隣接するページテーブル記憶空
間を提供する段階、なお、このページテーブル記憶空間
は、仮想アドレス情報に相応する物理アドレス情報を含
む記憶位置を位置設定する物理アドレスにより参照され
る；（ｂ）物理アドレス空間の隣接するページテーブル
記憶空間を参照するために用いられる物理アドレスに相
当する一組の隣接する仮想アドレスの基底仮想アドレス
を含む基底仮想アドレスレジスタを提供する段階；（ｃ）物理アドレス空間内で隣接するページテーブル記
憶空間の基底を位置設定する第１の物理アドレスと、基
底仮想アドレスレジスタ内に含まれる基底仮想アドレス
の間の定まったオフセット情報を含むページテーブル入
口原型レジスタを提供する段階、及び（ｄ）（ｉ）予じめ選定された１つの仮想アドレスの一
部分を基底仮想アドレスレジスタ内に含まれている仮想アドレスに対し付加し、予じめ選定
された１つの仮想アドレスに対する相応する物理アドレスを含むページテーブル記憶空間記憶位置のための第２の仮想アドレスを生み出すこと；（ｉｉ）第２の仮想アドレスの少なくとも１部分をペー
ジテーブル入口原型レジスタ内に含まれているオフセット情報に対し付加し、１つのアドレスを与えるべく第２の仮想アドレスに相応する物理アドレス情報を生み出すこと、そして（ｉｉｉ）少なくとも第２の仮想アドレスの一部分及び
第２の仮想アドレスに相応する物理アドレス情報を、翻訳バッファにロードすることにより、翻訳バッファをローディングすべくコンピュー
タシステムを作動させる段階が含まれることを特徴とす
る方法。
（１０）仮想アドレスにより参照されるデータを有する
仮想記憶空間と物理アドレスにより参照されるデータを
有する物理記憶空間を含む、なお仮想アドレスのうちの
いくつかは相応する物理アドレスを有し、翻訳バッファ
には仮想アドレス情報及び相応する物理アドレス情報が
ロードされる、コンピュータシステムの翻訳バッファの
ローディング方法において、（ａ）物理記憶空間内にページテーブル記憶空間を提供
する段階、なお、ページテーブル記憶空間は仮想アドレ
ス情報に相応する物理アドレス情報を含む記憶位置を位
置設定する物理アドレスにより参照され、仮想アドレス
情報の或る部分は、物理アドレス空間のページテーブル
記憶空間を参照するのに用いられる物理アドレスに相応
する１組の仮想アドレスに関係する；（ｂ）ページテーブル記憶空間を参照するのに用いられ
る物理アドレスに相応する仮想アドレスセットに関連す
る仮想アドレス情報の或る部分の少なくとも一部に関連
する情報を含め、翻訳バッファ内にページテーブル記憶
空間の予じめ選定された部分と同じ情報をロードするこ
とにより、翻訳バッファをロードすべくコンピュータシ
ステムを作動させる段階、なお、かかる翻訳バッファの
ローディングは、仮想アドレスセットと相応する物理ア
ドレスの間の相互参照情報を用いて、ページテーブル記
憶空間を参照するのに用いられる物理アドレスに相応す
る仮想アドレスセットの少なくとも一部に関係する物理
アドレス情報を動的に生成することにより、実行される
、が含まれることを特徴とする方法。
（１１）仮想アドレスにより参照されるデータを有する
仮想記憶空間と物理アドレスにより参照されるデータを
有する物理記憶空間を含む、なお仮想アドレスのうちの
いくつかは相応する物理アドレスを有し、バッファには
仮想アドレス情報及び相応する物理アドレス情報がロー
ドされる、コンピュータシステムの翻訳バッファのロー
ディング方法において；（ａ）物理記憶空間内にページテーブル記憶空間を提供
する段階、なお、ページテーブル記憶空間は、仮想アド
レスのうちのいくつかのものに相当する物理アドレス情
報を含む記憶位置を位置設定する物理アドレスにより参
照され、仮想アドレスのうちのいくつかのものの或る部
分は、物理アドレス空間のページテーブル記憶空間を参
照するために用いられる物理アドレスに相応する１組の
仮想アドレスに関連する；（ｂ）ページテーブル記憶空間を参照するのに用いられ
る物理アドレスに相応する仮想アドレスセットとかかる
相応する物理アドレスの間の相互参照情報を提供する段
階；そして（ｃ）ページテーブル記憶空間を参照するための相応す
る物理アドレスに対する物理アドレス情報を決定するた
め、仮想アドレスセットのうちの１仮想アドレスを伴う
上記相互参照情報を使用する段階；が含まれることを特徴とする方法。
（１２）ページテーブル記憶空間は隣接しており、相互
参照情報は、固定されたオフセット情報であることを特
徴とする、請求項（１２）に記載の方法。