JPH02236734A - マイクロプロセッサのエミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサのエミュレーシツン方式に
関する。

〔従来の技術〕

従来、特定のアーキテクチャを有する第１のマイクロプ
ロセッサを、それとは異なるアーキテクチャを有する第
２のマイクロプロセッサを使用してエミュレーションす
る場合、第２のマイクロプロセッサ内に組み込まれたＰ
　Ｌ　Ａ　（ＰｒｏｇｒａｍａｂｌｅＬｏｇｉｃ　Ａｒ
ｒａｙ）或いはＲ　Ｏ　Ｍ　（Ｒｅａｄ　Ｏｎｌｙ　Ｍ
ｅｍｏｒｙ）等のエミュレーション用回路を第１のマイ
クロプロセッサのエミュレーションに適する内容に変更
することにより実現していた。

〔発明が解決しようとする課題〕

上述した従来の方式でもエミュレーションは可能である
が、マイクロプロセッサの内部に組み込めるエミュレー
ション用回路の規模には制限があるため、エミュレーシ
ョンの対象となる第１のマイク口プロセッサのアーキテ
クチャが第２のマイクロプロセッサのアーキテクチャと
大幅に異なる場合、内部のエミュレーション用回路では
足りず、エミュレーションが困難になるという欠点があ
る。

本発明はこのような従来の欠点を解決したものであり、
その目的は、エミュレーション用回路の規模の制限を無
くし、アーキテクチャが大幅に異なる場合であってもエ
ミュレーシａンを可能にすることのできるマイクロプロ
セッサのエミュレーション方式を提供することにある． 〔課題を解決するための手段〕 本発明は上記の目的を達成するために、特定のアーキテ
クチャを有する第１のマイクロプロセッサをそれとは異
なるアーキテクチャを有する第２のマイクロプロセッサ
を使用してエミュレーションする方式において、前記第
１のマイクロプロセッサの命令をフェッチして解読しそ
の命令をエミュレーションするのに必要な前記第２のマ
イクロプロセッサの命令を出力する命令デコードユニッ
トと、前記第１のマイクロプロセッサの命令をエミュレ
ーションするのに必要な前記第２のマイクロプロセッサ
のその他の命令を格納するエミュレーションメモリとを
備え、前記命令デコードユニットの出力と前記エミュレ
ーションメモリの出力とを適宜切り替えて前記第２のマ
イクロプロセッサへ入力するようにしている。

〔作用〕

本発明のマイクロプロセンサのエミュレーション方式に
おいては、命令デコードユニットが第１のマイクロプロ
セッサの命令をフエフチして解読しその命令をエミュレ
ーションするのに必要な第２のマイクロプロセッサの命
令を出力し、また、エミュレーションメモリが、第１の
マイクロプロセッサの命令をエミュレーションするのに
必要な第２のマイクロプロセッサのその他の命令を保持
しており、特定のアーキテクチャを有する第１のマイク
ロプロセッサをそれとは異なるアーキテクチャを有する
第２のマイクロプロセッサを使用してエミュレーション
する際、命令デコードユニットの出力とエミュレーショ
ンメモリの出力とが適宜切り替えられて第２のマイクロ
プロセッサへ入力される。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明のマイクロプロセッサのエミュレーショ
ン方式の一実施例の要部ブロック図である。この実施例
は、エミュレーション対象となるマイクロプロセッサ（
第１のマイクロプロセッサ）と異なるアーキテクチャを
有するマイクロプロセッサ（第２のマイクロプロセッサ
）１と、メモリ２と、命令デコードユニント３と、エミ
ュレーションメモリ４とで構成されている。

第２のマイクロプロセッサ１は、ほとんどの命令を１ク
ロックで実行するＲ　Ｉ　Ｓ　Ｃ　（Ｒｅｄｕｃｅ　Ｉ
ｎ−ｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｓｐｕｔｅｒ）
型のプロセッサであり、データバス１１，アドレスバス
１２に接続されると共に、それ自身の命令バス２１．命
令アドレスバス２２が外部に引き出されている． メモリ２は、エミュレーション対象となる第１のマイク
ロプロセッサのフ゜ログラムおよびデータを格納するメ
モリであり、データバス１ｌおよびアドレスバスｌ２に
接続されている。

命令デコードユニット３は、メモリ２に格納されている
第１のマイクロプロセッサの命令をフエッチして解読し
、その命令をエミュレーションするのに必要な第２のマ
イクロプロセッサｌの所定の命令を出力する回路であり
、データバスｌ１アドレスバス１２，命令バス２１．信
号線３１および信号線３２に接続されている。

エミュレーションメモリ４は、第１のマイクロプロセッ
サの命令をエミュレーションするのに必要な第２のマイ
クロプロセッサ１のその他の命令を格納しておくメモリ
であり、命令バス２１．命令アドレスバス２２．信号線
３２および信号線３１に接続されている．ここで、エミ
ュレーションメモリ４は、命令デコードユニット３によ
って信号線３２が所定のレベル例えば論理値“１″にさ
れると、命令アドレスバス２２のアドレスで指定された
場所に格納された命令を命令バス２１に出力する。また
、１区切りのエミュレーシジンを終了すると、信号線３
１のレベルを所定のレベル例えば論理値“１”にするこ
とにより、その旨を命令デコードユニソト３に通知する
ものである。命令デコードユニット３とエミュレーショ
ンメモリ４の出力は共に命令バス２１を介して第２のマ
イクロブロセノサｌに入力されるが、一方が有為の信号
を出力している間は他方はハイインピーダンス状態にな
る如く、その両出力は互いに干渉せずに選択的に第２の
マイクロプロセッサ１に供給されるものである。

第１図の構成にてエミュレーションを行う場合、エミュ
レーション対象となる第１のマイクロブロセノサのプロ
グラムおよびデータはメモリ２に格納される。また、そ
の各命令をエミュレーションする際に必要となる第２の
マイクロプロセッサ１の命令は、その一部が命令デコー
ドユニソト３で生成され（換言すれば、そのように予め
命令デコードユニット３を作ってお＜）、エミュレーシ
ョンに必要な残りの命令はエミュレーションメモリ４に
格納される．エミュレーション動作が開始されると、命
令デコードユニット３がメモリ２から第１のマイクロプ
ロセッサの命令をフエ，チして解読し、その命令のエミ
エレーシッンに必要な第２のマイクロプロセッサｌの命
令を逐次に発生して命令バス２Ｉを介してマイクロプロ
セッサｌに供給する．このとき、本実施例では、フェッ
チされた命令が特定の命令であるときは、それをエミュ
レーションする為の複数の命令を命令デコードユニット
３が全て生成して出力し、他の命令については、１つの
命令をエミュレーションするのに必要な複数の命令のう
ちの所定の命令のみを命令デコードユニット３が生成し
、残りの命令はエミュレーションメモリ４から読み出さ
れる。後者の場合、命令デコードユニット３は、適当な
タイミングで信号線３２のレベルを論理値“１′にする
。

これによって、エミュレーションメモリ４内の命令アド
レスバス２２で指定された場所から読み出された命令が
命令バス２ｌを介して第２のマイクロプロセッサ１に供
給される。第２のマイクロプロセッサ１は命令バス２１
を介して供給される命令を実行するものであり、内部レ
ジスタ間の加算やデータバス１１およびアドレスバスｌ
２を介してのメモリ２へのアクセス等を行い、結果とし
て第１のマイクロプロセッサの命令のエミュレーション
を達成する。

次に、エミュレーシ目ン対象となる第１のマイクロプロ
セッサの命令形式，エミュレーションを行う第２のマイ
クロプロセッサ１の命令形式の具体例について説明し、
第１のマイクロプロセッサの或る１つの命令を例にして
本実施例の動作をより詳しく説明する。

第２図は第１のマイクロプロセッサの命令形式を示す．
同図において、フィールドｆ２１はオペレーションコー
ドＯＰを格納するフィールド、フィールドｆ２２は第１
オペランドとなるレジスタＲ１を、フィールドｆ２３は
インデックスレジスタＸ２を、フィールドｆ２４はペー
スレジスタＢ２をそれぞれ指示するフィールドであり、
フィールド［２５はディスプレイスメント値Ｄ２を格納
するフィールドである．インデックスレジスタＸ２に格
納されている値（Ｘ２）とペースレジスタＢ２に格納さ
れている値（Ｂ２）とディスプレイスメント値Ｄ２とが
加算されて第２オペランドとなるメモリのアドレスが求
められるものである．第３図（ａｌ．　（ｂｌ，　ｔｃ
）は第２のマイクロプロセッサ１の命令形式を示す．同
図（ａ）において、フィールド［３１はオベレーシコン
コードＯＰを格納するフィールド、フィールド［３２は
デスティネーションレジスタＲＡｔ−、フィールドｆ３
３はソースレジスタＲＢを、フィールドｆ３４はソース
レジスタＲＣをそれぞれ指示するフィールドである．ま
た同図（ｂ）において、フィールドｆ３５はオペレーシ
ッンコードｏＰを格納するフィールド、フィールドｆ３
６は当該命令がブランチ命令のときブランチ先アドレス
（ＢＲＡＮＣＨ　　ＡＤＤＲＥＳＳ）を格納するフィー
ルドである。更に同図（Ｃｌにおいて、フィールド［３
７はオペレーションコードＯＰを格納するフィールド、
フィールドｆ３ＢはデスティネーションレジスタＲＡを
指示するフィールド、フィールド『３９はイミーディエ
イトデータ（ＩＭＭＥＤＩＡＴＥ　　ＤＡＴＡ）を格納
するフィールドである． 第２図の命令形式で表される第１のマイクロプロセッサ
のロード命令（メモリ上のオペランドをレジスタへ転送
する命令であり、第２図を参照すると、フィールドｆ２
３，ｆ２４，［２５で指定されるインデックスレジスタ
Ｘ２の内容とペースレジスタＢ２の内容とディスプレイ
スメント値Ｄ２とを加算して得られるメモリのアドレス
の内容を、フィールド［２２で指定されるレジスタＲ１
へ転送する命令である）をエミュレーションする場合、
例えば第４図に示す第２のマイクロプロセッサ１の６個
の命令を使用する．ここで、命令■〜■については第１
図の命令デコードユニット３で生成され、命令■〜■は
エミュレーションメモＩ７　４に格納される．なお、各
命令の内容は次の通りである． ・命令■ 第３図（Ｃｌの型の命令であり、ディスプレイスメント
値Ｄ２を第２のマイクロプロセッサ１内の汎用レジスタ
Ｒ３６へ転送する命令である。

・命令■ 第３図（ａｌＯ型の命令であり、第２のマイクロプロセ
ッサ１内のソースレジスタＲＣ，ＲＢおよびデスティネ
ーションレジスタＲＡを指定する間接ポインタＩＰＲＣ
，ＩＰＲＢおよびＩＰＲＡに、各フィールドの値Ｘ２，
Ｂ２，Ｒｌを転送する命令である。

命令■ 第３図（′ｂ）の型の命令であり、引き続いて実行する
エミュレーションメモリ４に格納されている■の命令へ
ブランチさせる命令である。

・命令■ 第３図（ａｌＯ型の命令であり、間接ポインタＩＰＲＣ
，ＩＰＲＢで示される汎用レジスタＸ２，Ｂ２の内容（
Ｘ２），　　（Ｂ２）を加算して汎用レジスタＲ３４ヘ
セフトする命令である。

・命令■ 同じく第３図（Ｉｎ）の型の命令であり、汎用レジスタ
Ｒ３４の内容（　（Ｘ２）＋　（Ｂ２）ｌ　と汎用レジ
スタＲ３６の内容Ｄ２を加算して汎用レジスタＲ３５ヘ
セットする命令である． ・命令■ 同じく第３図（ａｌＯ型の命令であり、アドレスが汎用
レジスタＲ３５の内容（　（　（Ｘ２）＋　（Ｂ２）＋
Ｄ２１　）で示されるメモリ２の内容を間接ポインタＩ
ＰＲＡで示される汎用レジスタＲＡへ転送する命令であ
る。なお、この命令■が読み出されると、エミュレーシ
ョンメモリ４から信号線３１に論理値“１”が出力され
るようになっている。

動作にあっては、先ず命令デコードユニット３が第１の
マイクロプロセッサのロード命令をメモリ２からフェッ
チして解読し、命令のを生成して命令バス２１に出力す
る．第２のマイクロプロセッサｌはこの命令■を受ける
と、その命令■中のディスプレイスメント値Ｄ２を内部
のレジスタＲ３６に転送する． 次のクロフクで命令デコードユニット３は命令■を生成
して命令バス２ｌに出力し、第２のマイクロプロセッサ
ｌはこれに応答して内部のソースレジスタＲＣ．ＲＢお
よびデスティネーションレジスタＲＡを指定する間接ポ
インタＩＰＲＣ，ＩＰＲＢ，ＩＰＲＡに、命令■の各フ
ィールドの値を転送する。

次のクロソクで命令デコードユニット３は第４図の命令
■を生成して命令バス２１に出力する。

命令■はブランチ命令であり、これを受けた第２のマイ
クロプロセッサ１はプログラムカウンタＰＣに命令■の
フィールドで指定されたブランチ先アドレスをセットす
る．ブランチ先アドレスは引き続いて実行するエミュレ
ーションメモリ４に格納されている命令■のアドレスで
あり、このアドレスが命令アドレスバス２２に出力され
る。また命令デコードユニット３は命令■の実行に同期
して信号線３２のレベルを論理値“１”にし、エミュレ
ーションメモリ４の出力を命令バス２１に出力させる． 従って、次のクロックでは、エミュレーションメモリ４
から第４図の命令■が命令バス２１に出力され、第２の
マイクロプロセッサ１は間接ポインタＩＰＲＣ，ＩＰＲ
Ｂで示される汎用レジスタＲＣ，ＲＢの内容（Ｘ２），
　　（Ｂ２）を加算して汎用レジスタＲ３４ヘセソトす
る．このときプログラムカウンタＰＣが更新され命令ア
ドレスバス２２がエミュレーションメモリ４上の命令■
の位置を指示する。

続《クロックでエミュレーションメモリ４から命令■が
命令バス２１に出力される。第２のマイクロプロセッサ
ｌはこの命令■を受けることにより、汎用レジスタＲ３
４の内容｛　（Ｘ２）＋　（Ｂ２）｝と汎用レジスタＲ
３６の内容Ｄ２を加算して汎用レジスクＲ３５ヘセント
する。この結果、汎用レジスタＲ３５に、ロード命令で
の第２オペランドのメモリアドレス（　（　（Ｘ２）＋
　（Ｂ２）＋Ｄ２）　）が作成されたことになる。なお
、このときプログラムカウンタＰＣが更新される．続く
クロックでエミュレーションメモリ４から命令■が読み
出されて第２のマイクロプロセッサｌに供給される。第
２のマイクロプロセッサ１はこれに応答して、汎用レジ
スタＲ３５が保持するメモリ２のアドレスをアクセスし
、その内容を間接ポインタＩＰＲＡで示される汎用レジ
スタＲＡへ転送する．この命令■の実行によりロード命
令のエミエレーションが完了する。

命令■をエミュレーションメモリ４が命令バス２１に出
力するのと同期して信号線３ｌのレベルが論理値“１”
にセットされ、命令デコードユニット３はこれを検出す
ると、既にメモリ２からフェッチしていた次に実行すべ
き第１のマイクロプロセッサの命令を解読して作成した
第２のマイクロプロセッサの命令を命令バス２１へ出力
し、次の命令のエミュレーションを開始する．なお、命
令■の出力と同期して信号線３１のレベルを論理値“ｌ
１にする構成は、例えば命令■と同一アドレスに設けら
れた論理値“１”の付加ビットを信号線３１に出力する
構成を採用することができる．このように本例では、命
令デコードユニット３が第２のマイクロプロセッサ１へ
出力する命令は、第１のマイクロプロセッサの命令に含
まれるレジスタ指定フィールド，ディスプレイスメント
値．イミーディエイトデータを第２のマイクロプロセッ
サ１内のレジスタヘセットする命令およびエミュレーシ
ョンメモリ４ヘブランチさせる命令であり、これ以外の
命令はエミュレーションメモリ４が第２のマイクロプロ
セッサ１へ出力する．また、前述したように命令デコー
ドユニット３が第１のマイクロプロセッサの特定の命令
のエミュレーションについて第２のマイクロプロセッサ
１の全ての命令を出力することも可能である．第２のマ
イクロプロセッサ１の性能を充分に引き出すためには、
命令を高速に供給する必要がある。

これをエミュレーションメモリ４で実現することは高速
の大容量のメモリを必要として価格の上昇，実装スペー
スの増加を招き、得策ではない．これに対し命令デコー
ドユニット３は比較的安価に高速に命令を供給すること
が可能である。従って、高速に実行すべき第１のマイク
ロプロセッサの特定の命令のエミュレーションについて
は命令デコードユニット３が第２のマイクロプロセッサ
ｌの全ての命令を供給するようにし、それほど高速に実
行する必要のない第１のマイクロプロセッサの命令のエ
ミュレーションについてはエミュレーションメモリ４か
らも命令を供給するようにすれば、適切なコストでもっ
て比較的高速のエミュレーションが可能になるものであ
る。

〔発明の効果〕

以上説明したように、本発明のマイクロプロセッサのエ
ミュレーション方式は、第１のマイクロプロセッサのエ
ミュレーションに使用する第２のマイクロプロセッサの
外部に、第１のマイクロプロセッサの命令をフエソチし
て解読しその命令をエミュレーションするのに必要な第
２のマイクロプロセッサの命令を出力する命令デコード
ユニソトと、第１のマイクロプロセッサの命令をエミュ
レーションするのに必要な第２のマイクロプロセッサの
その他の命令を格納するエミュレーシタンメモリとを設
けたものであり、命令デコードユニットおよびエミュレ
ーションメモリの規模は第２のマイクロプロセッサと独
立に任意に設定できるため、アーキテクチャの大幅に異
なるマイクロプロセッサについても容易にエミュレーシ
ョンすることが可能となる． また、第１のマイクロプロセッサの命令をエミュレーシ
ョンするのに必要な第２のマイクロプロセッサの命令を
、エミヱレーションメモリからだけでなく、命令の高速
な供給が可能な命令デコードユニソトからも供給するよ
うにして適宜両出力を切り替えるものであり、高速に実
行すべき第１のマイクロプロセッサの特定の命令のエミ
ュレーションについては命令デコードユニットが第２の
マイクロプロセッサ１の全ての命令を供給するようにし
、それほど高速に実行する必要のない第１のマイクロプ
ロセッサの命令のエミュレーションについてはエミュレ
ーシタンメモリからも命令を供給するようにすることに
より、適切なコストでもって比較的高速のエミュレーシ
ョンが可能になるものである． この結果、本発明によれば、各アプリケーション毎に使
用されている専用アーキテクチャをもつマイクロプロセ
ッサを汎用の高速のマイクロプロセッサで高速にエミエ
レーションを行い、装置やシステムの性能の向上がはか
れる効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図、第２図は
第１のマイクロプロセッサの命令形式を示す図、 第３図は第２のマイクロプロセッサの命令形式を示す図
および、 第４図は第１のマイクロプロセノサのロード命令をエミ
ュレーシランする際に第２のマイクロプロセッサに供給
される命令の一例を示す図である．図において、 １・・・第２のマイクロプロセッサ ２・・・メモリ ３・・・命令デコードユニット ４・・・エミュレーションメモリ １１・・・データパス １２・・・アドレスバス ２ｌ・・・命令バス ２２・・・命令アドレスバス ３１，３２・・・信号線 特許出願人　日本電気株式会社外１名

Claims (1)

1. 【特許請求の範囲】 特定のアーキテクチャを有する第１のマイクロプロセッ
   サをそれとは異なるアーキテクチャを有する第２のマイ
   クロプロセッサを使用してエミュレーションする方式に
   おいて、 前記第１のマイクロプロセッサの命令をフェッチして解
   読し該命令をエミュレーションするのに必要な前記第２
   のマイクロプロセッサの命令を出力する命令デコードユ
   ニットと、 前記第１のマイクロプロセッサの命令をエミュレーショ
   ンするのに必要な前記第２のマイクロプロセッサのその
   他の命令を格納するエミュレーションメモリとを備え、 前記命令デコードユニットの出力と前記エミュレーショ
   ンメモリの出力とを適宜切り替えて前記第２のマイクロ
   プロセッサへ入力することを特徴とするマイクロプロセ
   ッサのエミュレーション方式。