JPH02236900A - 情報記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報記憶回路、特に、欠陥ビットを救済するための冗長
構成を備えた半導体メモリ装置に用いられる情報記憶回
路に関し、 切断を予定していないヒューズ素子が誤切断されるのを
防止し、ひいては歩留りを高めることを目的とし、 ヒューズの溶断の有無により情報を記憶するための回路
であって、第１の電源ラインおよび第２の電源ラインの
間に並列接続された複数のヒューズ回路を具備し、該ヒ
ューズ回路の各個は、出力ノードと前記第２の電源ライ
ンの間に接続された第１のトランジスタと、該出力ノー
ドと前記第１の電源ラインの間に接続され該第１のトラ
ンジスタがオン状態となった時に溶断されるヒューズ素
子と、該第１のトランジスタと並列に接続され所定の制
御電圧に応答してオン状態となる第２のトランジスタと
を有し、前記ヒューズ回路の各個において第２のトラン
ジスタがオン状態の時に出力ノードに現れる電位は第１
のトランジスタの耐圧以下となるように選定され、前記
第１の電源ラインに所定の高電圧を印加しさらに特定の
ヒューズ回路のヒューズ素子を溶断ずる際に、該高電圧
の印加に先立ち他のヒューズ回路の第２のトランジスタ
のゲートに前記制御電圧を印加するように構成する． 〔産業上の利用分野〕 本発明は、情報記憶回路に関し、特に、欠陥ビットを救
済するための冗長構成を備えた半導体メモリ装置に用い
られる情報記憶回路に関する．欠陥ビットを救済する機
能を備えたメモリは、歩留りを太き《改善できるので、
２５６ＫのＤＲＡＭ以降のメモリでは広《一般に採用さ
れている。この場合、欠陥ビットに対応するアドレスの
情報を記憶しておくために上述の情報記憶回路が利用さ
れるが、この回路には、欠陥アドレスを固定記憶してお
くための素子として例えばポリシリコン等で形成された
ヒューズ素子が用いられる．なお、欠陥アドレスの固定
記憶用にヒューズ素子を利用した情報記憶回路を、以下
「ヒューズ型ＲＯＭ回路」と称する． ？従来の技術〕 第５図には従来形におけるヒューズ型ＲＯＭ回路の構成
例が示される． 同図（ａ）に示される回路は、プログラム可能な電源ラ
インＶｃｃ（プログラム時にはｖ，２）と出力ノードＮ
．の間に接続されたヒューズ素子Ｆと、該出力ノードと
低電位の電源ラインＶＳＳの間に接続されたトランジス
タＱ■と、該出力ノードにおける信号に応答するインバ
ータＩＮＶと、トランジス？Ｑ■と並列に接続され該イ
ンバータの出力ＲＡ．に応答するトランジスタＱｓ！と
から構成されている。

このヒューズ型ＲＯＭ回路に欠陥アドレスの情報を記憶
させる場合、まず電源ラインＶＣＣの電圧をＶＦＰとし
、次いでトランジスタＱｓＩのゲートに例えば“Ｈ”レ
ベルの信号ＦＣを供給する．これによってトランジスタ
ＱＳＩはオン状態となり、ヒューズ素子Ｆに大電流が流
れて該ヒューズ素子が溶断される。これによって、ヒュ
ーズ素子の抵抗は極めて高い値（完全に切断されている
場合には無限大）を呈するので、出力ノードＮ０の電位
は“Ｌ”レベルとなる．この”Ｌ”レベルの信号は、イ
ンバータＩＮＶを介して“Ｈ”レベルの信号ＲＡ！　と
じて出力される。

この“Ｈ”レベルの信号ＲＡ．はトランジスタＱｓｚの
ゲートに供給されるので、該トランジスタはオン状態と
なり、それによって出力ノードＮ．の電位は“１レベル
に保持される．つまり、トランジスタＱ％ｔは、ヒュー
ズ素子の切断の有無に応じて出カノードＮ．に現れる情
報（この場合には“Ｌ”レベルの信号）を保持する働き
を有しており、言い換えると、いったん切断したヒュー
ズ素子がその後何らかの原因で回復することを防止する
機能を有している． なお、出力信号ＲＡ．は、欠陥アドレスの情報を指示す
るデータとして、例えば第３図に示される比較回路３３
に供給され、冗長制御のために供される． 第５図（ｂ）の回路では、同図（ａ）の回路におけるト
ランジスタＱ　ｓ　ｚの代わりに高抵抗の抵抗器Ｒが用
いられている。この抵抗器Ｒは、出力ノードＮ．に現れ
る信号のレベルを安定化させる働きを有しており、（ａ
）の回路におけるトランジスタＱ　ｓｚと同様の機能を
存している。

このようなヒューズ型ＲＯＭ回路は、半導体メモリにお
いて例えば１ビットの救済を行う場合、アドレス信号の
少なくとも行アドレスビットまたは列アドレスビットの
数だけ設けられる．この場合、各回路は共通の電源ライ
ンＶｃｃ（Ｖｒｒ）に対して並列に接続された形態をと
る。

〔発明が解決しようとする課題〕

近年の半導体メモリの容量増加に伴い救済ビット数は増
大してきており、それに応じてより多くのヒューズ素子
とそれに対応ずるヒューズ切断用トランジスタが必要に
なってきている。

ところが高集積化および微細化を行うと、必然的に各素
子の大きさおよび素子間の距離が縮まるため、特にトラ
ンジスタの場合にはソース・ドレイン間容量が減少し、
トランジスタの耐圧が低下するという不都合が起こり得
る。その結果、トランジスタのゲートに制御電圧が印加
されていない状態でも、その耐圧低下に起因して、ドレ
インまたはソースに高電圧が印加されただけでトランジ
スタがオン状態となり、誤動作を起こす可能性がある。

ヒニーズ素子の溶断（切断）は、本来、■電源ラインＶ
ＣＣの電圧をＶＰＰに上げ、■トランジスタＱ５，　（
第５図参照）のゲートに“Ｈ”レベルの信号ＰＣを供給
するごとにより行われる。しかしながら、ヒューズ型Ｒ
ＯＭ回路は複数個が電源ラインＶＣＣ（Ｖｐｐ）に並列
に接続されているため、或るＲＯＭ回路のヒューズ素子
のみを切断したい場合でも、■の段階で、他のＲＯＭ回
路におけるトランジスタがその耐圧低下に起因してオン
状態になり、その結果、そのトランジスタに接続されて
いるヒューズ素子が誤って切断されるという不都合が生
じる。ヒューズ素子はいったん切断されると、元の接続
状態に戻すことは勿論出来ない。

また、歩留りを改善するために設けられているはずの冗
長ヒューズ素子がこのように誤切断されてしまうと、「
冗長」としての本来の意義が失われ、結局、歩留りの低
下につながり、好ましいとは言えない。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、切断を予定していないヒューズ素子が誤切断
されるのを防止し、ひいては歩留りを高めることができ
る情報記憶回路を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、切断を予定していな
いヒューズ素子に接続されるトランジスタに、該トラン
ジスタの耐圧を越える電圧が印加されないように回路構
成を工夫することにより、解決される。

従って本発明によれば、ヒューズの溶断の有無により情
報を記憶するための回路であって、第１の電源ラインお
よび第２の電源ラインの間に並列接続された複数のヒュ
ーズ回路を具備し、該ヒューズ回路の各個は、出力ノー
ドと前記第２の電源ラインの間に接続された第１のトラ
ンジスタと、該出力ノードと前記第１の電源ラインの間
に接続され該第１のトランジスタがオン状態となった時
に溶断されるヒューズ素子と、該第１のトランジスタと
並列に接続され所定の制御電圧に応答してオン状態とな
る第２のトランジスタとを有し、 前記ヒューズ回路の各個において第２のトランジスタが
オン状態の時に出力ノードに現れる電位は第１のトラン
ジスタの耐圧以下となるように選定され、 前記第１の電源ラインに所定の高電圧を印加しさらに特
定のヒューズ回路のヒューズ素子を溶断ずる際に、該高
電圧の印加に先立ち他のヒューズ回路の第２のトランジ
スタのゲートに前記制御電圧を印加するようにしたこと
を特徴とする情報記憶回路が提供される。

〔作用〕

或るヒューズ素子を溶断（切断）する際に、切断を予定
していない他のヒューズ素子についてはそれに対応する
第２のトランジスタのオン動作によって出力ノードの電
位は第１のトランジスタの耐圧以下に抑制される．その
結果、切断を予定していない他のヒューズ素子に対応す
る第１のトランジスタの誤動作を防止することができ、
ひいては該ヒューズ素子が誤って切断されるという不都
合を解消することができる。これは、歩留りの向上に寄
与するものである。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としてのヒューズ型ＲＯＭ
回路の構成が示される。

このヒューズ型ＲＯＭ回路は、プログラム可能な高電位
の電源ラインＶｃｃ（通常は５■を呈し、プログラム時
にはＩＯＶ程度の高電圧ＶＰＰに切り換えられる）と低
電位の電源ラインＶｓｓ（ｔ）Ｖ）の間に並列接続され
た複数のヒューズ回路（本実施例では説明の簡単化のた
め、２個）と、必要に応じてヒューズ素子の溶断（切断
）を行う制御回路ｌと、切断を予定していないヒューズ
素子が誤切断されるのを防止する制御回路２とから構成
されている。

各ヒューズ回路はそれぞれ、電源ラインＶＣＣとノード
Ｎｌ，Ｎ２の間に接続され欠陥アドレスを固定記憶する
のに供されるヒューズ素子Ｆ．Ｆｚと、？ノードと電源
ラインＶＳＳＯ間に接続されヒューズ素子Ｆ．，Ｆ，を
溶断する際にオン状態とされるＮチャネノνＭＯＳ｝ラ
ンジスタＱ．，，Ｑ■と、Ｊ亥トランジスタと並列に接
続され所定の制御電圧ＣＶに応答してオン状態とされる
ＮチャネルＭＯＳ｝ランジスタＱＩ２＋Ｑｚ■と、各ノ
ードＮｌ，Ｎ２の信号に応答してそれぞれ欠陥アドレス
の情報を指示するアドレスビット信号ＲＡ．ＲＡｚを出
力ずるインバークＩＮＶ＋，ＩＮｌｈとを含んで構成さ
れている。

切断制御回路ｌは、口−・アクティブのプログラム信号
下とアドレス信号ＡＤＤ（本実施例では行アドレス信号
ＡＤＨ）に応答し、溶断ずべきヒューズ素子に対応する
ヒューズ溶断用トランジスタ（例えばＱ．，）のゲート
に“Ｈ”レベルの信号を供給し、該トランジスタをター
ンオンさせる機能を有している．これによって、電源ラ
インＶｃｃ（この場合にはＶ■ζ１０■）からヒューズ
Ｆ，およびトランジスタＱＩＩを介して電源ラインＶＳ
Ｓに大電流が流れ、該ヒューズ素子Ｆ，が溶断（切断）
される。

一方、誤切断防止制御回路２は、アドレス信号？ＤＩ行
アドレス信号ＡＤＨ）に応答し、溶断ずべきヒューズ素
子を含むヒューズ回路を除く他の全てのヒューズ回路に
対し、ヒューズ保護用トランジスタ（この場合にはトラ
ンジスタＱ．．）のゲートに上述の制御電圧ＣＶを供給
ずる機能を有している。

この制御電圧ＣＶは電源電圧■ｃｃよりも所定レベルだ
け低い電圧となるよう設定されている。例えば第２図の
回路に示されるように、電源ラインＶＣＣとグランドラ
インＶｓｓＯ間に３個のＮチャネルＭＯＳ｝ランジスタ
２１〜２３（ただし、トランジスタ２１．２２について
はゲート・ドレイン間が接続されている）を直列に設け
、トランジスタ２３のゲートに所定の制御信号Ｓ０を与
えることでそのドレイン端より制御電圧ＣＶは取り出さ
れる。

本実施例では、トランジスタＱ．，，Ｑ■は、それぞれ
対応するヒューズ素子Ｆ　＋，Ｆ　ｚを溶断し易くする
ためにそれぞれの導電率ｇ．は大きく選定されており、
逆にトランジスタＱ　ｔ　’ｚ　＋　　Ｑ　ｚ　ｚに関
しては、対応ずるヒューズ素子Ｆ　＋−　Ｆ　ｚが誤切
断されるのを防止する観点から導電率ｇ，は比較的小さ
《選定され゛Ｃいる．また、各ヒューズ回路において、
ヒューズ保護用トランジスタＱ　ｌｚ　ｒ　Ｑ　ｔ　ｚ
がオン状態の時に対応するノードＮ１．Ｎ２に現れる電
位は、ヒューズ切断用トランジスタＱ　＋　Ｉ．Ｑ　！
　＋の耐圧以下となるように選定されている。これは、
上述したように制御電圧ＣＶを電源電圧ＶＣＣとゼロレ
ベル（Ｖｓｓ）の間の中間レベルとし、該トランジスタ
Ｑ　Ｉｚ　＋　Ｑ　！　ｔに流れる電流を制御すること
により実現される． 本実施例のヒューズ型ＲＯＭ回路は、例えば第３図に示
される半導体メモリ装置に用いられる。

第３図に例示のメモリでは１行分の冗長構成を有してい
るので、この場合には行アドレス信号Ａ　Ｄ　Ｒのビッ
ト数だけヒューズ回路が用いられる。この場合、第１図
のインバータｒＮＶ＋．ＩＮＶｚの出力信号ＲＡ，，Ｒ
Ａ，は、それぞれ欠陥アドレス情報ＲＡ．とし゛ζ第３
図の比較回路３３に供給され、冗長制御のために利用さ
れる。

第３図において、３１は複数のワード線リしおよびビッ
ト線８Ｌの交差部にそれぞれメモリセル肛が配設されて
なるメモリセルアレイ、３２は冗長ワード線ＲＷＬおよ
び複数のビット線ＢＬの交差部にそれぞれ冗長メモリセ
ル（図示せず）が配設されてなる冗長メモリセルアレイ
、３３はアドレス信号ＡＤＤの上位複数ビット（ｍビッ
トとする）の行アドレス信号ＡＤＨとｍ個のヒューズ回
路（図示せず）に記憶されている欠陥アドレス情報ＲＡ
ｚ　との一致または不一致を検出する比較回路、３４は
該比較回路の出力信号ＲＯＨに応答して冗長ワード線Ｒ
ＷＬを選択する冗長行デコーダ、３５は該出力信号ＲＯ
８に応答するインバータ、３６は該インバータの出力ヒ
応答して行アドレス信号ＡＤＨに基づき複数のワード線
札のいずれか１本を選択する行デコーダ、３７はアドレ
ス信号ＡＤＤの下位複数ビットの列アドレス信号ＡＤＣ
に基づき複数のビット線ＢＬのいずれか１本を選択する
列デコーダ、そして、３日は該列デコーダと入出力端と
の間で入力データＤＩＮおよび出力データＤ。ｕｔのバ
ッファリングを行う入出力（Ｉ／Ｏ）バッファを示す． 第３図の構成によれば、外部からアクセスされたアドレ
スＡＤＲの各ビットと各ヒューズ回路内のヒューズ素子
に固定記憶された欠陥アドレス情報ＲＡＤの各ビットが
完全に一致した時に、比較回路３３の出力信号ＲＯＥが
″Ｈ’レベルとなり、それによって冗長行デコーダ３４
が活性化され、同時に、通常行デコーダ３６が不活性化
されるようになっている。その結果、正規の行畦に代わ
って冗長行ＲＷＬが選択され、該冗長行のメモリセルか
らのデータ良品チップの如く動作ずるようになっ゛ζい
る．次に、第１図回路によるヒューズ誤切断防止につい
て第４図の動作タイミング図を参照しながら説明する。

今仮に、ヒューズ素子Ｆ１のみを溶断（切断）し、ヒュ
ーズ素子Ｆ２については切断を行わないものとする。

この場合、まず、ヒューズ素子Ｆ，に対応ずるヒューズ
切断用トランジスタＱ．のゲート電圧は“し”レベルに
、ヒューズ保護用トランジスタＱ　＋　ｚのゲート電圧
は“Ｌ”レベルまたは“ＩＩ”レベルに、ヒューズ素子
Ｆ２に対応するヒューズ切断用トラ？ジスタＱｚ　＋の
ゲート電圧は”Ｌ”レベルに、ヒューズ保護用トランジ
スタＱ！■のゲート電圧は”ＩＩ”レベルまたは“Ｌ”
レベルに、それぞれ初期設定する。なお、ハッチングで
示される部分は、信号のレベルが“１じレベルまたは“
Ｌ”レベルのいずれの場合でもよい状態を表している。

Ｌ０の時点でヒューズ保護用トランジスタＱ．のゲート
電圧を“Ｈ”レベルに立ち上げる．これによってノード
Ｎ２の電位は、前述したようにヒューズ切断用トランジ
スタＱｚｌの耐圧以下のレベルとなる。

次いで、ｔＩの時点で電源電圧をＶＣＣからｖ，，に上
げると、ヒューズ素子Ｆｌ，Ｆ！の一端にＶＰＦの高電
圧が印加される。しかしながら、ヒューズ切断用トラン
ジスタＱ．．（７＞ドレイン側（ノードＮ２）には、該
トランジスタの耐圧よりも低い電圧しか印加されていな
いので、該トランジスタがオン状態になるといった不都
合は解消される。つまり、ヒューズ切断用トランジスタ
Ｑ■は確実にカットオフ状態を維持するので、それに対
応するヒュ−ズ素子Ｆ２は切断されず、接続状態を保持
する。

次いで、１１の時点でヒューズ素子Ｆ，に対応ずるヒュ
ーズ切断用トランジスタＱ　＋　＋のゲート電圧を″Ｉ
１″レベルに立ち上げる。これに関して、もしヒューズ
保護用トランジスタＱＩ！のゲート電圧が”Ｈ”レベル
であったならば、ｔ２の時点に先立って該ゲート電圧を
“Ｌ″レベルに立ち下げ、ノードＮ１の電位をヒューズ
素子Ｆ１を介してＶＰＰの状態にしておく。これによっ
て、ｔ２の時点でヒューズ切断用トランジスタＱ．はオ
ン状態となり、その結果、対応するヒューズ素子Ｆ，に
大電流が流れて該ヒューズ素子は溶断（切断）する。

このように本実施例のヒューズ型ＲＯＭ回路では、■各
ヒューズ回路において、ヒューズ保護用トランジスタが
オン状態の時にノードＮｌ，Ｎ２に現れる電位は、ヒュ
ーズ切断用トランジスタの耐圧以下となるように選定さ
れており、■切断を予定していないヒューズ回路に対し
ては、高電圧■．の印加に先立ってヒューズ保護用トラ
ンジスタをオン状態にしている。従って、或るヒューズ
回路のヒューズ素子を切断する際に、切断を予定してい
ない他のヒューズ回路のヒューズ素子が誤って切断され
るという事態を回避することができ、ひいては歩留りの
向上に寄与させることができる。

〔発明の効果〕

以上説明したように本発明の情報記憶回路によれば、或
るヒューズ素子を切断する際に、切断を予定していない
他のヒューズ素子が誤って切断されるという不都合を解
消することができる．それによって、歩留りを確実に高
めることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのヒューズ型ＲＯＭ回
路の構成を示す回路図、 第２図は第１図における誤切断防止制御回路の一部の構
成を示す回路図、 第３図は第１図回路が適用される冗長構成を備えた半導
体メモリ装置の一構成例を概略的に示した図、 ？４図は第１図回路によるヒューズ誤切断防止を説明す
るための動作タイミング図、 第５図（ａ）および（ｂ）はそれぞれ従来形のヒューズ
型ＲＯＭ回路の構成例を示す回路図、である。 （符号の説明） ”Ｉｌ＋ＱＺＩ　・・・（ヒューズ溶断用）トランジス
タ、Ｑｌ　２＋０２■・・・（ヒューズ保護用）トラン
ジスタ、Ｆ．．Ｆｚ・・・ヒューズ素子、ＣＶ・・・所
定の制御電圧、Ｎ１．Ｎ２・・・出力ノード、■。，、
ＶＳＳ・・・電源ライン、ＶＰＰ・・・所定の高電圧。

Claims (1)

1. 【特許請求の範囲】 ヒューズの溶断の有無により情報を記憶するための回路
   であって、 第１の電源ライン（Ｖ＿ｃ＿ｃ）および第２の電源ライ
   ン（Ｖ＿ｓ＿ｓ）の間に並列接続された複数のヒューズ
   回路を具備し、 該ヒューズ回路の各個は、出力ノード（Ｎ１、Ｎ２）と
   前記第２の電源ラインの間に接続された第１のトランジ
   スタ（Ｑ＿１＿１、Ｑ＿２＿１）と、該出力ノードと前
   記第１の電源ラインの間に接続され該第１のトランジス
   タがオン状態となった時に溶断されるヒューズ素子（Ｆ
   ＿１、Ｆ＿２）と、該第１のトランジスタと並列に接続
   され所定の制御電圧（ＣＶ）に応答してオン状態となる
   第２のトランジスタ（Ｑ＿１＿２、Ｑ＿２＿２）とを有
   し前記ヒューズ回路の各個において第２のトランジスタ
   がオン状態の時に出力ノードに現れる電位は第１のトラ
   ンジスタの耐圧以下となるように選定され、 前記第１の電源ラインに所定の高電圧（Ｖ＿ｐ＿ｐ）を
   印加しさらに特定のヒューズ回路のヒューズ素子（Ｆ＿
   １）を溶断する際に、該高電圧の印加に先立ち他のヒュ
   ーズ回路の第２のトランジスタ（Ｑ＿２＿２）のゲート
   に前記制御電圧を印加するようにしたことを特徴とする
   情報記憶回路。