JPH02237063A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02237063A JPH02237063A JP1057491A JP5749189A JPH02237063A JP H02237063 A JPH02237063 A JP H02237063A JP 1057491 A JP1057491 A JP 1057491A JP 5749189 A JP5749189 A JP 5749189A JP H02237063 A JPH02237063 A JP H02237063A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
記憶情報の迅速な検索が可能な半導体メモリに関し、
１データの検索に要する最大時間の短縮を目的とし、
各々ワード線で選択されメモリセルを構成するトランジ
スタを複数個直列にしてセルブロックとし、これをブロ
ック選択トランジスタを介してビット線へ接続した半導
体メモリにおいて、該メモリセルを構成するトランジス
タをディプレッション型とエンハンスメント型の一対の
トランジスタとし、またワード線は比較データを与えら
れるデータ線とその反転レベルを与えられる反転データ
線とし、メモリセルの一対の直列接続したトランジスタ
のディプレッション型、エンハンスメント型とデータ線
、反転データ線との対応関係は記憶情報の１，Ｏに応じ
て定め、選択したセルブロックに、データ線、反転デー
タ線を通して比較データを与えて一致したとき該セルブ
ロックにビット線から電流が流れるように構成する。
スタを複数個直列にしてセルブロックとし、これをブロ
ック選択トランジスタを介してビット線へ接続した半導
体メモリにおいて、該メモリセルを構成するトランジス
タをディプレッション型とエンハンスメント型の一対の
トランジスタとし、またワード線は比較データを与えら
れるデータ線とその反転レベルを与えられる反転データ
線とし、メモリセルの一対の直列接続したトランジスタ
のディプレッション型、エンハンスメント型とデータ線
、反転データ線との対応関係は記憶情報の１，Ｏに応じ
て定め、選択したセルブロックに、データ線、反転デー
タ線を通して比較データを与えて一致したとき該セルブ
ロックにビット線から電流が流れるように構成する。
本発明は、記憶情報の迅速な検索が可能な半導体メモリ
に関する。
に関する。
データベースを備えたコンピュータシステムは、メモリ
に記憶されている情報を迅速に検索する必要がある。
に記憶されている情報を迅速に検索する必要がある。
データベースに使用されるメモリに、第６図のようなマ
スクＲＯＭがある。同図の例はブロック選択線ＢＳで選
択されるエンハンスメント型のＭＯＳ｝ランジスタＱ，
と８本のワード線Ｗ Ｌ ｏ〜ＷＬ，で選択されるＭＯ
Ｓ｝ランジスタＱ ｌｏ〜Ｑ ｔ ｔを直列に接続して
ＮＡＮＯ型のセルブロックＣＢ，を構成し、イオン打込
みによってトランジスタＱ Ｉｏ〜Ｑ Ｉ ？をエンハ
ンスメント型（以下Ｅ型と呼フ）かディプレッション型
（以下Ｄ型と呼ぶ）にするかで情報のｌ，０を記憶して
いる。図示の例はＱ，。，Ｑ Ｉｌｌ ＱＩ４がＤ型、
残りがＥ型である。
スクＲＯＭがある。同図の例はブロック選択線ＢＳで選
択されるエンハンスメント型のＭＯＳ｝ランジスタＱ，
と８本のワード線Ｗ Ｌ ｏ〜ＷＬ，で選択されるＭＯ
Ｓ｝ランジスタＱ ｌｏ〜Ｑ ｔ ｔを直列に接続して
ＮＡＮＯ型のセルブロックＣＢ，を構成し、イオン打込
みによってトランジスタＱ Ｉｏ〜Ｑ Ｉ ？をエンハ
ンスメント型（以下Ｅ型と呼フ）かディプレッション型
（以下Ｄ型と呼ぶ）にするかで情報のｌ，０を記憶して
いる。図示の例はＱ，。，Ｑ Ｉｌｌ ＱＩ４がＤ型、
残りがＥ型である。
ブロック選択デコーダＢＳＤはアドレスＡ３，Ａ：１を
デコードしてブロック選択線ＢＳを選択する。
デコードしてブロック選択線ＢＳを選択する。
行デコーダＷＤはアドレスＡ０〜Ａｚ．Ａ＋ｓ〜Ｘ８を
デコードしてワード線ＷＬ．〜ＷＬ，の１本をＬ（ロー
）、残りをＨ（ハイ）にする。
デコードしてワード線ＷＬ．〜ＷＬ，の１本をＬ（ロー
）、残りをＨ（ハイ）にする。
上記構成においてＢＳをＨにしてセルブロックＣＢ．を
選択し、ワード線ＷＬ，だけをＬにして残りのワード線
をＨにする（これがＷＬ．の選択）と、Ｑ ＋ ｚ以外
のトランジスタは全てオンになる．このときビット線Ｂ
ＬからセルブロックＣＢ．に電流が流れるか否かはトラ
ンジスタＱ ＋ ｚのタイプに依存し、Ｄ型であれば流
れるが、Ｅ型であれば流れない．つまりＱｌｚの記憶情
報の１，０に対応して電流が流れまたは流れず、これを
検出することによりセルＱＩｚの記憶情報の続出しが行
なわれる．残りのトランジスタＱＩｏ，Ｑ目，ＱＩ３〜
ＱＩ７も同様にして１ビットの情報を記憶しており、当
該トランジスタのワード線をＬ１残りのワード線をＨに
することにより、当該トランジスタの記憶情報の読出し
が行なわれる。
選択し、ワード線ＷＬ，だけをＬにして残りのワード線
をＨにする（これがＷＬ．の選択）と、Ｑ ＋ ｚ以外
のトランジスタは全てオンになる．このときビット線Ｂ
ＬからセルブロックＣＢ．に電流が流れるか否かはトラ
ンジスタＱ ＋ ｚのタイプに依存し、Ｄ型であれば流
れるが、Ｅ型であれば流れない．つまりＱｌｚの記憶情
報の１，０に対応して電流が流れまたは流れず、これを
検出することによりセルＱＩｚの記憶情報の続出しが行
なわれる．残りのトランジスタＱＩｏ，Ｑ目，ＱＩ３〜
ＱＩ７も同様にして１ビットの情報を記憶しており、当
該トランジスタのワード線をＬ１残りのワード線をＨに
することにより、当該トランジスタの記憶情報の読出し
が行なわれる。
大容量ＲＯＭでは複数例えば８ビット同時読出し、等と
される．この場合はブロック選択線ＢＳにより、図示し
ない８本のビット線に接続される８個のセルブロックが
選択され、あるワード線例えばＷＬ，を選択することに
より、該８個のセルブロックのＷＬ．に属する８個のセ
ルの記憶情報が読出される。
される．この場合はブロック選択線ＢＳにより、図示し
ない８本のビット線に接続される８個のセルブロックが
選択され、あるワード線例えばＷＬ，を選択することに
より、該８個のセルブロックのＷＬ．に属する８個のセ
ルの記憶情報が読出される。
第７図は第６図のようなマスクＲＯＭをデータベース用
のメモリｌに使用したコンビエータシステムの一例で、
メモリ１は４Ｍビット（５１２Ｋバイト）である。ＣＰ
Ｕ２は外部から検索すべきデータ（比較データ）が与え
られると、メモリｌに対し順番にアドレスを与え、同じ
データが比較回路３で検出されるまで検索を続ける。
のメモリｌに使用したコンビエータシステムの一例で、
メモリ１は４Ｍビット（５１２Ｋバイト）である。ＣＰ
Ｕ２は外部から検索すべきデータ（比較データ）が与え
られると、メモリｌに対し順番にアドレスを与え、同じ
データが比較回路３で検出されるまで検索を続ける。
第７図のシステムで、メモリ１から８ビット（６バイト
）のデータを読み出すアクセス時間を２００ｎｓとした
とき、全ての情報（５１２Ｋバイト）を検索するには ２００ （ｎｓ） Ｘ５１２ （ＫＢ） ＝１
０５ （ｍｓ）の時間を必要とする。この時間はｌデ
ータの検索に要する最大値で、こ＼までの間に見付かる
こともあろうが、最悪状態ではｌ０５ｍｓか＼ることに
なる膨大な情報を検索する。従って比較データも刻々変
るシステムでは、最大値とはいえ、１情報の検索に１
０５ｍｓも要しては迅速な情報検索の点で難がある． 本発明は比較データで直接アクセスでき比較結果を出力
できるメモリ構成とすることにより、検索時間の短縮を
図ることを目的とする。
）のデータを読み出すアクセス時間を２００ｎｓとした
とき、全ての情報（５１２Ｋバイト）を検索するには ２００ （ｎｓ） Ｘ５１２ （ＫＢ） ＝１
０５ （ｍｓ）の時間を必要とする。この時間はｌデ
ータの検索に要する最大値で、こ＼までの間に見付かる
こともあろうが、最悪状態ではｌ０５ｍｓか＼ることに
なる膨大な情報を検索する。従って比較データも刻々変
るシステムでは、最大値とはいえ、１情報の検索に１
０５ｍｓも要しては迅速な情報検索の点で難がある． 本発明は比較データで直接アクセスでき比較結果を出力
できるメモリ構成とすることにより、検索時間の短縮を
図ることを目的とする。
第１図は本発明の原理図である。本発明では１ビットの
情報を記憶するセルＣに２個のトランジスタＱ． Ｑを
使用し、一方Ｑ側を記憶情報に応じてＤ型またはＥ型と
したら、他方互側はそれと逆タイプにする．図示の例で
は一方のトランジスタＱ，。＋ Ｑ＋Ｉ＋ ＱＩ４１
ＱｌｓがＤ型（斜線があるもの）、Ｑ ｒ ｚ ＋ Ｑ
ｌｓ ＋ Ｑ ｌ ＆ Ｉ Ｑ ＋ ｔがＥ型（斜線
がない）であるから、他方のトランジスタ互，。＋
（Ｊ＋＋＋ Ｑ１４１回．，はＥ型、互．，互．．互．
６，互．，はＤ型である。セルブロックＣＢ．は複数の
セルＣ，。＋ＣＩ１＋・・・・・・を直列に接続して構
成され、ブロック選択線ＢＳがＨになると選択される。
情報を記憶するセルＣに２個のトランジスタＱ． Ｑを
使用し、一方Ｑ側を記憶情報に応じてＤ型またはＥ型と
したら、他方互側はそれと逆タイプにする．図示の例で
は一方のトランジスタＱ，。＋ Ｑ＋Ｉ＋ ＱＩ４１
ＱｌｓがＤ型（斜線があるもの）、Ｑ ｒ ｚ ＋ Ｑ
ｌｓ ＋ Ｑ ｌ ＆ Ｉ Ｑ ＋ ｔがＥ型（斜線
がない）であるから、他方のトランジスタ互，。＋
（Ｊ＋＋＋ Ｑ１４１回．，はＥ型、互．，互．．互．
６，互．，はＤ型である。セルブロックＣＢ．は複数の
セルＣ，。＋ＣＩ１＋・・・・・・を直列に接続して構
成され、ブロック選択線ＢＳがＨになると選択される。
セルＣＩＯ＋ Ｃｌｌ＋ ・・・・・・を駆動するのは
従来のようなアドレスで選択されるワード線ではな《、
比較データＤｏ．ＤＩ＋・・・・・・でＨ，Ｌレベルを
決められるデータ線ＤＬ．，ＤＬ．．・・・・・・およ
びそれを反転したレベルのデータ線ＤＬ．，ＤＬ．．・
・・・・・の対である。
従来のようなアドレスで選択されるワード線ではな《、
比較データＤｏ．ＤＩ＋・・・・・・でＨ，Ｌレベルを
決められるデータ線ＤＬ．，ＤＬ．．・・・・・・およ
びそれを反転したレベルのデータ線ＤＬ．，ＤＬ．．・
・・・・・の対である。
ＤＢはデータ線ＤＬを比較データと同レベルに駆動する
データバッファ、■はデータ線ＤＬをＤＬと逆レベルに
するインバータ、ＢＳＤ．はセルブロックＣＢ．のブロ
ック選択デコーダ、ＢＬはセルブロックＣ Ｂ ｔに電
流を流すビッ′ト線、Ｑ１はセルブロックＣ Ｂ ＋
とビット線ＢＬを接続するブロック選択用トランジスタ
である。
データバッファ、■はデータ線ＤＬをＤＬと逆レベルに
するインバータ、ＢＳＤ．はセルブロックＣＢ．のブロ
ック選択デコーダ、ＢＬはセルブロックＣ Ｂ ｔに電
流を流すビッ′ト線、Ｑ１はセルブロックＣ Ｂ ＋
とビット線ＢＬを接続するブロック選択用トランジスタ
である。
第１図の構成では比較データＤ０〜Ｄ，のＨとトランジ
スタＱ，。〜Ｑｌ，のＥ型が全て一致し、且つ比較デー
タＤ０〜Ｄ，のＬとトランジスタ回，。
スタＱ，。〜Ｑｌ，のＥ型が全て一致し、且つ比較デー
タＤ０〜Ｄ，のＬとトランジスタ回，。
？互，，のＥ型が全て一致した場合だけセルブロックＣ
Ｂ ｔに電流が流れる。例えばデータＤ０がＬてある
とセルＣＩ０はオン（Ｑ．。，互，。が共にオン）、ま
たデータＤ＋がＬであるとセルＣＩ１はオン、またデー
タＤ２がＨであるとセルＣＩ！はオンである．これとは
逆にデータＤ０がＨであると互，。がオフになるのでセ
ルＣＩ６はオフ、同様にデータＤ，がＨであるとＣＩ１
はオフ、データＤ！がＬであると０１■はオフである．
他も同様である。セルは直列であるから、全セルがオン
のときのみセルブロックＣＢ．に電流が流れる。
Ｂ ｔに電流が流れる。例えばデータＤ０がＬてある
とセルＣＩ０はオン（Ｑ．。，互，。が共にオン）、ま
たデータＤ＋がＬであるとセルＣＩ１はオン、またデー
タＤ２がＨであるとセルＣＩ！はオンである．これとは
逆にデータＤ０がＨであると互，。がオフになるのでセ
ルＣＩ６はオフ、同様にデータＤ，がＨであるとＣＩ１
はオフ、データＤ！がＬであると０１■はオフである．
他も同様である。セルは直列であるから、全セルがオン
のときのみセルブロックＣＢ．に電流が流れる。
従来のＲＯＭではセルの１個のトランジスタをディプレ
ッション（Ｄ）型にするかエンハンスメント（Ｅ）型に
するかでデータ１，Ｏを記憶させるが、本発明はセルの
一対のトランジスタＱ． ＱをＥ，Ｄ型にするか、Ｄ，
Ｅ型にするかでデータ１，Ｏを記憶させる。このよう
にすると比較データＤｏ．Ｄ＋，・・・・・・とセルＣ
１。．Ｃ．，・・・・・・の記憶データが全て一致した
ときだけセルブロックに電流が流れ、１つでも不一致な
ら電流は流れない。こうしてビット線に電流が流れる／
流れないで、比較データとセルブロック記憶データとの
一致／不一致を検出し、その結果をメモリより出力する
ことができる。
ッション（Ｄ）型にするかエンハンスメント（Ｅ）型に
するかでデータ１，Ｏを記憶させるが、本発明はセルの
一対のトランジスタＱ． ＱをＥ，Ｄ型にするか、Ｄ，
Ｅ型にするかでデータ１，Ｏを記憶させる。このよう
にすると比較データＤｏ．Ｄ＋，・・・・・・とセルＣ
１。．Ｃ．，・・・・・・の記憶データが全て一致した
ときだけセルブロックに電流が流れ、１つでも不一致な
ら電流は流れない。こうしてビット線に電流が流れる／
流れないで、比較データとセルブロック記憶データとの
一致／不一致を検出し、その結果をメモリより出力する
ことができる。
第２図は第１図の論理を示す説明図で、セルＣ１。
のＯ Ｒ ＋。．ＯＲ，。はトランジスタＱ ｔ ｏ
＋互＋１１に相当するオアゲート、ＡＮＤ，．は両トラ
ンジスタの直列接続を意味するアンドゲートである。他
のセルについても同様である。セルＣＩＯ”−Ｃｌ？の
アンドゲートＡ Ｎ Ｄ Ｉｏ〜ＡＮＤ．？の出力を合
成するアンドゲー｝ＡＮＤ．は、セルＣ１。〜Ｃｌ’ｌ
の直列接続を意味する。オアゲートＯＲ．。〜ＯＲ１，
の一方の入力はデータ線ＤＬ．−ＤＬ，であるが、他方
の入力は記憶情報がＬならＨ，ＨならＬである。
＋互＋１１に相当するオアゲート、ＡＮＤ，．は両トラ
ンジスタの直列接続を意味するアンドゲートである。他
のセルについても同様である。セルＣＩＯ”−Ｃｌ？の
アンドゲートＡ Ｎ Ｄ Ｉｏ〜ＡＮＤ．？の出力を合
成するアンドゲー｝ＡＮＤ．は、セルＣ１。〜Ｃｌ’ｌ
の直列接続を意味する。オアゲートＯＲ．。〜ＯＲ１，
の一方の入力はデータ線ＤＬ．−ＤＬ，であるが、他方
の入力は記憶情報がＬならＨ，ＨならＬである。
この記憶情報のＩ／ＯはトランジスタのＤ型／Ｅ型に対
応する。各セルの対をなすオアゲー｝ＯＲ，。
応する。各セルの対をなすオアゲー｝ＯＲ，。
〜ＯＲＩ？の一方の人力はデータ線ＤＬ．〜ＤＬｔであ
り、他方の入力は記憶情報がＬならＬ，ＨならＨである
。
り、他方の入力は記憶情報がＬならＬ，ＨならＨである
。
上述したセルブロックＣＢを用いた検索結果出力可能な
記憶装置を第３図に示す。セルブロックＣＢは図示のよ
うにマトリクス状に配設し、各ビット線ＢＬ毎にセンス
アンプＳＡを設ける。図示の例は２０４８本のビット線
ＢＬ，−ＢＬ．。４．と２５６本のブロック選択線ＢＳ
，〜ＢＳｚｓｉで２０４８ Ｘ２５６のマトリクスにブ
ロック分けしたものである．比較データＤ０〜Ｄ，は全
てのデータバッファＤＢ＋−ＤＢｚｓｂに同時に与えら
れ、その１つがアドレスＡ０〜Ａ，で選択されると、同
じブロック選択線ＢＳで選択される２０４８個のセルブ
ロックＣＢに同時に同じ比較データＤ０〜Ｄ７が入力す
る。
記憶装置を第３図に示す。セルブロックＣＢは図示のよ
うにマトリクス状に配設し、各ビット線ＢＬ毎にセンス
アンプＳＡを設ける。図示の例は２０４８本のビット線
ＢＬ，−ＢＬ．。４．と２５６本のブロック選択線ＢＳ
，〜ＢＳｚｓｉで２０４８ Ｘ２５６のマトリクスにブ
ロック分けしたものである．比較データＤ０〜Ｄ，は全
てのデータバッファＤＢ＋−ＤＢｚｓｂに同時に与えら
れ、その１つがアドレスＡ０〜Ａ，で選択されると、同
じブロック選択線ＢＳで選択される２０４８個のセルブ
ロックＣＢに同時に同じ比較データＤ０〜Ｄ７が入力す
る。
例えばデータバッファＤＢ，が選択されると、セルブロ
ックＣ Ｂ ｔ−ｔ〜ＣＢ，。４．−，で同時に同じ比
較データＤ０〜Ｄ，が与えられ、これとセルブロックの
記憶情報を比較し、一致したセルブロックがそのビット
線に電流を流す。例えばセルブロックＣＢｔ−＋で一致
するとビット線ＢＬｌに電流が流れ、これがセンスアン
プＳＡ，で検出される。
ックＣ Ｂ ｔ−ｔ〜ＣＢ，。４．−，で同時に同じ比
較データＤ０〜Ｄ，が与えられ、これとセルブロックの
記憶情報を比較し、一致したセルブロックがそのビット
線に電流を流す。例えばセルブロックＣＢｔ−＋で一致
するとビット線ＢＬｌに電流が流れ、これがセンスアン
プＳＡ，で検出される。
従って、ｌデータ（セルブロックが８セルを持つなら８
ビットデータ１個）の検索に要する時間は従来の１／２
０４８に短縮される。
ビットデータ１個）の検索に要する時間は従来の１／２
０４８に短縮される。
ＡＥ．−ＡＥ．。４８は各センスアンプＳＡ．〜ＳＡ２
。４，に対応するアドレスエンコーダであり、どのセン
スアンプの出力が１であるかを１１ビット（２０４８個
であるから）のデータで示す機能を有する。例えば、セ
ンスアンプＳＡ．の出力が１で他のセンスアンプの出力
がＯのときは、全てのアドレスエンコーダＡＥ，〜ＡＥ
２。４８の出力がオールＯＳＳＡ２の出力が１で残りの
ＳＡの出力がＯのときはＡＥｚの出力が１００００００
００００で、他のＡＥの出力がオール０とし、以下同様
に、ＳＡ，。４，の出力のみが１のときはＡＥ．。４ｌ
ｌの出力がオールｌで、他のＡＥの出力がオール０とす
る。このＡＥの出力を１１ビットのデータパスＣＤＢを
通して出力バッファＣＤＯＢに与えると、どのセルブロ
ックで比較データが一敗したかを外部端子で判別するこ
とができる。
。４，に対応するアドレスエンコーダであり、どのセン
スアンプの出力が１であるかを１１ビット（２０４８個
であるから）のデータで示す機能を有する。例えば、セ
ンスアンプＳＡ．の出力が１で他のセンスアンプの出力
がＯのときは、全てのアドレスエンコーダＡＥ，〜ＡＥ
２。４８の出力がオールＯＳＳＡ２の出力が１で残りの
ＳＡの出力がＯのときはＡＥｚの出力が１００００００
００００で、他のＡＥの出力がオール０とし、以下同様
に、ＳＡ，。４，の出力のみが１のときはＡＥ．。４ｌ
ｌの出力がオールｌで、他のＡＥの出力がオール０とす
る。このＡＥの出力を１１ビットのデータパスＣＤＢを
通して出力バッファＣＤＯＢに与えると、どのセルブロ
ックで比較データが一敗したかを外部端子で判別するこ
とができる。
同時に複数のセルブロックで一致が生じること（用途）
もあり得るが、この場合は例えばセンスアンプＳＡ．−
ＳＡ．。４８の１．０出力を順にデータパスへのせるよ
うにすればよい。
もあり得るが、この場合は例えばセンスアンプＳＡ．−
ＳＡ．。４８の１．０出力を順にデータパスへのせるよ
うにすればよい。
第４図は本発明の他の実施例を示す。この図では第３図
で言えばデータバッファＤＢ部分のみを示している。本
例のデータバッファはアドレスデコーダＡＤを備え、制
御信号φ，がＨのときは比較データＤＯ−Ｄ７をデータ
線Ｄ Ｌ ｏ〜ＤＬ，に出力し、第１図〜第３図で説明
した比較機能を有するデータ検索を可能とする。これに
対し制御信号φ＾をＬにするとアドレスデコーダＡＤの
８ビット出力Ｏ〜■をデータ線Ｄ Ｌ ｏ〜ＤＬ？に出
力して通常の（１ビットの）メモリアクセスを可能とす
る。Ｇ ｉｌ＋ Ｇｉ３＋ ｃｔｓはオアゲート、Ｇ
１はアンドゲート、Ｇｉ４はインバータ、Ｇ１はノアゲ
ートである（ｉ＝０〜７）。
で言えばデータバッファＤＢ部分のみを示している。本
例のデータバッファはアドレスデコーダＡＤを備え、制
御信号φ，がＨのときは比較データＤＯ−Ｄ７をデータ
線Ｄ Ｌ ｏ〜ＤＬ，に出力し、第１図〜第３図で説明
した比較機能を有するデータ検索を可能とする。これに
対し制御信号φ＾をＬにするとアドレスデコーダＡＤの
８ビット出力Ｏ〜■をデータ線Ｄ Ｌ ｏ〜ＤＬ？に出
力して通常の（１ビットの）メモリアクセスを可能とす
る。Ｇ ｉｌ＋ Ｇｉ３＋ ｃｔｓはオアゲート、Ｇ
１はアンドゲート、Ｇｉ４はインバータ、Ｇ１はノアゲ
ートである（ｉ＝０〜７）。
第５図は検索結果を出力できる他の記憶装置を示す図で
、ＣＡは第６図と同様に１ビット当り１トランジスタで
構成したセルアレイである．このセルアレイＣＡは２０
４８本のビット線を有し、これを８本ずつに区分してセ
ンスアンプ群Ｓ Ａ ｏ〜ＳＡ，の各々に入力する。そ
して、各センスアンプ群ＳＡ．〜ＳＡｔの８ビット出力
を同時に比較回路ＣＭＰ，〜ＣＭＰｚｓｂに入力して比
較データＤ０〜ＤＬ，と比較する。ＣＭＳ，〜ＣＭＳｚ
ｓｈは各比較回路の出力で、■は一致、０は不一致を示
す。
、ＣＡは第６図と同様に１ビット当り１トランジスタで
構成したセルアレイである．このセルアレイＣＡは２０
４８本のビット線を有し、これを８本ずつに区分してセ
ンスアンプ群Ｓ Ａ ｏ〜ＳＡ，の各々に入力する。そ
して、各センスアンプ群ＳＡ．〜ＳＡｔの８ビット出力
を同時に比較回路ＣＭＰ，〜ＣＭＰｚｓｂに入力して比
較データＤ０〜ＤＬ，と比較する。ＣＭＳ，〜ＣＭＳｚ
ｓｈは各比較回路の出力で、■は一致、０は不一致を示
す。
ＡＥ．〜ＡＥｚＳｈはこの比較出力ＣＭＳが１のときに
対応する比較回路ＣＭＰのアドレスを出力し、０のとき
はオール０（８ビット）を出力するアドレスエンコーダ
、ＣＤＢは８ビットのデータパスである． 〔発明の効果〕 以上述べたように本発明によれば、データベースを構築
するメモリのチップ内に、該メモリ内の記憶情報と外部
データを比較する。そしてその結果を出力する機能を付
加したので、データベースの検索時間を大幅に短縮でき
る利点がある。
対応する比較回路ＣＭＰのアドレスを出力し、０のとき
はオール０（８ビット）を出力するアドレスエンコーダ
、ＣＤＢは８ビットのデータパスである． 〔発明の効果〕 以上述べたように本発明によれば、データベースを構築
するメモリのチップ内に、該メモリ内の記憶情報と外部
データを比較する。そしてその結果を出力する機能を付
加したので、データベースの検索時間を大幅に短縮でき
る利点がある。
【図面の簡単な説明】
第１図は本発明の原理図、
？２図は第１図の論理を示す説明図、
第３図は本発明の実施例を示すブロック図、第４図は本
発明の他の実施例を示す要部構成図、第５図は検索結果
を出力できる他の記憶装置を示す構成図、 第６図は従来のマスクＲＯＭの一例を示す構成図、 第７図はデータベースを備えたコンピュータシステムの
構成図である。 第１図でＣＢ．はセルブロック、Ｃ．．，Ｃ．■，・・
・・・・はメモリセル、ＱＩ０と回．。，・・・・・・
は一対のトランジスタ、ＤＬ．，ＤＬ．．・・・・・・
はデータ線、ＤＬ．，ＤＬ，，・・・・・・は反転デー
タ線である。
発明の他の実施例を示す要部構成図、第５図は検索結果
を出力できる他の記憶装置を示す構成図、 第６図は従来のマスクＲＯＭの一例を示す構成図、 第７図はデータベースを備えたコンピュータシステムの
構成図である。 第１図でＣＢ．はセルブロック、Ｃ．．，Ｃ．■，・・
・・・・はメモリセル、ＱＩ０と回．。，・・・・・・
は一対のトランジスタ、ＤＬ．，ＤＬ．．・・・・・・
はデータ線、ＤＬ．，ＤＬ，，・・・・・・は反転デー
タ線である。
Claims (1)
- 【特許請求の範囲】 １、各々ワード線で選択されメモリセルを構成するトラ
ンジスタを複数個直列にしてセルブロックとし、これを
ブロック選択トランジスタを介してビット線へ接続した
半導体メモリにおいて、該メモリセルを構成するトラン
ジスタをディプレッション型とエンハンスメント型の一
対のトランジスタ（Ｑ、■）とし、またワード線は比較
データを与えられるデータ線（ＤＬ）とその反転レベル
を与えられる反転データ線（■）とし、メモリセルの一
対の直列接続したトランジスタ（Ｑ、■）のディプレッ
ション型、エンハンスメント型とデータ線、反転データ
線との対応関係は記憶情報の１、０に応じて定め、 選択したセルブロック（ＣＢ）に、データ線、反転デー
タ線を通して比較データを与えて一致したとき該セルブ
ロック（ＣＢ）にビット線（ＢＬ）から電流が流れるよ
うにしてなることを特徴とする半導体メモリ。 ２、第１項の、選択したブロック（ＣＢ）に、データ線
、反転データ線を通して比較データを与えて一致した時
セルブロック（ＣＢ）にビット線から（ＢＬ）から電流
が流れるようにした半導体メモリにおいて、 複数個のトランジスタ（Ｑ、■）において、目的とする
一のトランジスタ対以外のトランジスタ対には、データ
線、反転データ線共に、トランジスタ対が必ずオンとな
る信号（データ線、反転データ線の双方を“高”レベル
とする）を与え、他方、目的とするトランジスタ対に接
続されるデータ線、反転データ線にはそれぞれ反転信号
を与える事により、目的とするトランジスタ対の情報を
に応じて、ビット線より電流を流す事を特徴とする半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057491A JPH02237063A (ja) | 1989-03-09 | 1989-03-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057491A JPH02237063A (ja) | 1989-03-09 | 1989-03-09 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237063A true JPH02237063A (ja) | 1990-09-19 |
Family
ID=13057194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057491A Pending JPH02237063A (ja) | 1989-03-09 | 1989-03-09 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757479A (ja) * | 1993-08-09 | 1995-03-03 | Nec Corp | 連想記憶装置 |
| JPH0773683A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 連想記憶装置 |
| JP5330524B2 (ja) * | 2009-09-18 | 2013-10-30 | 株式会社東芝 | 半導体連想メモリ装置 |
-
1989
- 1989-03-09 JP JP1057491A patent/JPH02237063A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757479A (ja) * | 1993-08-09 | 1995-03-03 | Nec Corp | 連想記憶装置 |
| JPH0773683A (ja) * | 1993-09-06 | 1995-03-17 | Nec Corp | 連想記憶装置 |
| JP5330524B2 (ja) * | 2009-09-18 | 2013-10-30 | 株式会社東芝 | 半導体連想メモリ装置 |
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