JPH0793036B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0793036B2 JPH0793036B2 JP60216483A JP21648385A JPH0793036B2 JP H0793036 B2 JPH0793036 B2 JP H0793036B2 JP 60216483 A JP60216483 A JP 60216483A JP 21648385 A JP21648385 A JP 21648385A JP H0793036 B2 JPH0793036 B2 JP H0793036B2
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- JP
- Japan
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- memory cell
- defective
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は読出し専用の半導体記憶装置に係り、特に誤
りデータを訂正する機能を備えた大容量の半導体記憶装
置に関する。
りデータを訂正する機能を備えた大容量の半導体記憶装
置に関する。
［発明の技術的背景とその問題点］ 大容量の読出し専用半導体記憶装置（以下、ROMと称す
る）における少数ビット不良の救剤方法として従来で
は、符号を用いた誤り検出訂正方法、不良ビットアドレ
スを検出しこのアドレスが供給されたときに出力を補正
する方法、ロウデコーダ及びカラムデコーダに検出回路
を設けて出力を補正する方法、等が提案されている。と
ころが、符号を用いた誤り検出訂正方法では符号記憶用
のメモリセルの数が本体セルの約20％程度必要であるた
め、チップサイズが大型化すると共にデータを出力する
毎に演算回路を動作させるためデータのアクセス時間が
遅くなるという欠点がある。また不良ビットアドレスを
検出して出力補正を行なう方法では１ビットの不良を救
剤するためにアドレス入力端子と同数のヒューズをプロ
グラムする必要があり、一つのロウもしくはカラム不良
に対して効果が全くないという欠点がある。さらにロウ
デコーダ及びカラムデコーダに検出回路を設けて出力を
補正する方法では同一ロウ内もしくはカラム内の不良に
対しては救剤が可能であるが、ランダムな２ビット以上
の不良に対しては全く効果がない。
る）における少数ビット不良の救剤方法として従来で
は、符号を用いた誤り検出訂正方法、不良ビットアドレ
スを検出しこのアドレスが供給されたときに出力を補正
する方法、ロウデコーダ及びカラムデコーダに検出回路
を設けて出力を補正する方法、等が提案されている。と
ころが、符号を用いた誤り検出訂正方法では符号記憶用
のメモリセルの数が本体セルの約20％程度必要であるた
め、チップサイズが大型化すると共にデータを出力する
毎に演算回路を動作させるためデータのアクセス時間が
遅くなるという欠点がある。また不良ビットアドレスを
検出して出力補正を行なう方法では１ビットの不良を救
剤するためにアドレス入力端子と同数のヒューズをプロ
グラムする必要があり、一つのロウもしくはカラム不良
に対して効果が全くないという欠点がある。さらにロウ
デコーダ及びカラムデコーダに検出回路を設けて出力を
補正する方法では同一ロウ内もしくはカラム内の不良に
対しては救剤が可能であるが、ランダムな２ビット以上
の不良に対しては全く効果がない。
最近では記憶容量が1MビットのROMが開発されており、
このように極めて大容量のROMは、半導体基板等の結晶
格子欠陥による歩留り低下が無視できなくなるため少数
ビット不良の救剤が必要不可欠になると考えられる。
このように極めて大容量のROMは、半導体基板等の結晶
格子欠陥による歩留り低下が無視できなくなるため少数
ビット不良の救剤が必要不可欠になると考えられる。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ランダムに発生する複数の不良ビッ
トをアクセス時間が遅れることなしに救済することがで
き、かつビット不良訂正機能の付加による集積回路化の
際のチップサイズの増大を比較的少なくできる半導体記
憶装置を提供することにある。
あり、その目的は、ランダムに発生する複数の不良ビッ
トをアクセス時間が遅れることなしに救済することがで
き、かつビット不良訂正機能の付加による集積回路化の
際のチップサイズの増大を比較的少なくできる半導体記
憶装置を提供することにある。
［発明の概要］ この発明の半導体記憶装置は、行及び列方向に配列され
た複数のメモリセルからなるメモリセルアレイと、上記
メモリセルアレイ内のメモリセルを選択するロウデコー
ダ及びカラムデコーダと、上記ロウデコーダの出力端に
接続されそれぞれ対応するメモリセルアレイの行が不良
であることがプログラム可能にされ、複数の群に分割さ
れ、各群内で出力端が共通に接続された複数の第１の不
良アドレス検出回路と、上記カラムデコーダの出力端に
接続されそれぞれ対応するメモリセルアレイの列が不良
であることがプログラム可能にされ、複数の群に分割さ
れ、各群内で出力端が共通に接続された複数の第２の不
良アドレス検出回路と、上記複数の第１の不良アドレス
検出回路の各群の共通出力端の出力及び上記複数の第２
の不良アドレス検出回路の各群の共通出力端の出力が供
給され、メモリセルアレイの特定の行及び列に対応した
メモリセルが不良であることがプログラム可能にされ、
この特定の行及び列に対応した不良メモリセルが選択さ
れることを検出する検出回路と、上記ロウデコーダ及び
カラムデコーダによって選択されるメモリセルからの読
み出しデータを上記検出回路の検出出力に応じて訂正す
る訂正回路とを具備したことを特徴とする。
た複数のメモリセルからなるメモリセルアレイと、上記
メモリセルアレイ内のメモリセルを選択するロウデコー
ダ及びカラムデコーダと、上記ロウデコーダの出力端に
接続されそれぞれ対応するメモリセルアレイの行が不良
であることがプログラム可能にされ、複数の群に分割さ
れ、各群内で出力端が共通に接続された複数の第１の不
良アドレス検出回路と、上記カラムデコーダの出力端に
接続されそれぞれ対応するメモリセルアレイの列が不良
であることがプログラム可能にされ、複数の群に分割さ
れ、各群内で出力端が共通に接続された複数の第２の不
良アドレス検出回路と、上記複数の第１の不良アドレス
検出回路の各群の共通出力端の出力及び上記複数の第２
の不良アドレス検出回路の各群の共通出力端の出力が供
給され、メモリセルアレイの特定の行及び列に対応した
メモリセルが不良であることがプログラム可能にされ、
この特定の行及び列に対応した不良メモリセルが選択さ
れることを検出する検出回路と、上記ロウデコーダ及び
カラムデコーダによって選択されるメモリセルからの読
み出しデータを上記検出回路の検出出力に応じて訂正す
る訂正回路とを具備したことを特徴とする。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
図はこの発明に係る半導体記憶装置の構成を示す回路図
である。10はMOSトランジスタからなる複数のメモリセ
ル11を行（ロウ）方向及び列（カラム）方向に配列した
メモリセルアレイである。このメモリセルアレイ10内の
各メモリセル11のゲートは複数の行線12i（ｉ＝１、２
…）のうち対応する一つに接続され、ドレインは複数の
列線13j（ｊ＝１、２…）のうち対応する一つに接続さ
れ、かつ全てのソースは基準電位Vss（アース）に接続
されている。上記複数の行線12にはロウデコーダを構成
する複数のデコード用のノアゲート14それぞれの出力が
供給されるようになっている。そしてこれらノアゲート
14は例えば４個の群に分けられ、これによりロウデコー
ダは第１ないし第４のロウデコーダ151ないし154に区分
されている。
図はこの発明に係る半導体記憶装置の構成を示す回路図
である。10はMOSトランジスタからなる複数のメモリセ
ル11を行（ロウ）方向及び列（カラム）方向に配列した
メモリセルアレイである。このメモリセルアレイ10内の
各メモリセル11のゲートは複数の行線12i（ｉ＝１、２
…）のうち対応する一つに接続され、ドレインは複数の
列線13j（ｊ＝１、２…）のうち対応する一つに接続さ
れ、かつ全てのソースは基準電位Vss（アース）に接続
されている。上記複数の行線12にはロウデコーダを構成
する複数のデコード用のノアゲート14それぞれの出力が
供給されるようになっている。そしてこれらノアゲート
14は例えば４個の群に分けられ、これによりロウデコー
ダは第１ないし第４のロウデコーダ151ないし154に区分
されている。
上記複数の列線13の途中には列線選択用のMOSトランジ
スタ16がそれぞれ挿入され、これらトランジスタ16の一
端は共通接続されている。また上記列線選択用のMOSト
ランジスタ16のゲートにはカラムデコーダを構成する複
数のデコード用のノアゲート17それぞれの出力端が接続
された複数の列線選択線18k（ｋ＝１、２…）のうち対
応するものの信号が供給されるようになっている。そし
て上記ノアゲート17は例えば４個の群に分けられ、これ
によりカラムデコーダは第１ないし第４のカラムデコー
ダ191ないし194に区分されている。また上記トランジス
タ16の一端の共通接続点20はセンス・アンプ21の入力端
子が接続されており、このセンス・アンプ21の出力は排
他的論理和回路（イクスクルーシブ・オア）22の一方入
力端子に供給される。さらにこの排他的論理和回路22の
出力は出力バッファ23を介して前記メモリセル11からの
読出しデータとして出力される。
スタ16がそれぞれ挿入され、これらトランジスタ16の一
端は共通接続されている。また上記列線選択用のMOSト
ランジスタ16のゲートにはカラムデコーダを構成する複
数のデコード用のノアゲート17それぞれの出力端が接続
された複数の列線選択線18k（ｋ＝１、２…）のうち対
応するものの信号が供給されるようになっている。そし
て上記ノアゲート17は例えば４個の群に分けられ、これ
によりカラムデコーダは第１ないし第４のカラムデコー
ダ191ないし194に区分されている。また上記トランジス
タ16の一端の共通接続点20はセンス・アンプ21の入力端
子が接続されており、このセンス・アンプ21の出力は排
他的論理和回路（イクスクルーシブ・オア）22の一方入
力端子に供給される。さらにこの排他的論理和回路22の
出力は出力バッファ23を介して前記メモリセル11からの
読出しデータとして出力される。
上記行線12の先端にはロウ側の複数の各不良アドレス検
出回路24がそれぞれ接続されている。これらの不良アド
レス検出回路24はそれぞれ、一方入力端子が対応する行
線12に接続されたアンドゲート25、このアンドゲート25
の他方入力端子と電源電位Vccとの間に挿入された負荷
抵抗26及びこの他方入力端子とアースとの間に挿入され
たヒューズ27とから構成されている。また、これらの不
良アドレス検出回路24は上記第１ないし第４のロウデコ
ーダ151ないし154に対応して４個の不良アドレス検出回
路群281ないし284に分けられ、各不良アドレス検出回路
群28内のアンドゲート25の出力端子は共通に接続されて
いる。
出回路24がそれぞれ接続されている。これらの不良アド
レス検出回路24はそれぞれ、一方入力端子が対応する行
線12に接続されたアンドゲート25、このアンドゲート25
の他方入力端子と電源電位Vccとの間に挿入された負荷
抵抗26及びこの他方入力端子とアースとの間に挿入され
たヒューズ27とから構成されている。また、これらの不
良アドレス検出回路24は上記第１ないし第４のロウデコ
ーダ151ないし154に対応して４個の不良アドレス検出回
路群281ないし284に分けられ、各不良アドレス検出回路
群28内のアンドゲート25の出力端子は共通に接続されて
いる。
上記列線選択線18の先端にはカラム側の複数の各不良ア
ドレス検出回路29がそれぞれ接続されている。これらの
不良アドレス検出回路29はそれぞれ上記ロウ側の不良ア
ドレス検出回路24と同様に構成されており、一方入力端
子は上記行線12の代わりに対応する列線選択線18に接続
されている。これらの不良アドレス検出回路29は上記第
１ないし第４のカラムデコーダ191ないし194に対応して
４個の不良アドレス検出回路群301ないし304に分けら
れ、各不良アドレス検出回路群30内のアンドゲート25の
出力端子は共通に接続されている。
ドレス検出回路29がそれぞれ接続されている。これらの
不良アドレス検出回路29はそれぞれ上記ロウ側の不良ア
ドレス検出回路24と同様に構成されており、一方入力端
子は上記行線12の代わりに対応する列線選択線18に接続
されている。これらの不良アドレス検出回路29は上記第
１ないし第４のカラムデコーダ191ないし194に対応して
４個の不良アドレス検出回路群301ないし304に分けら
れ、各不良アドレス検出回路群30内のアンドゲート25の
出力端子は共通に接続されている。
上記ロウ側の４個の不良アドレス検出回路群281ないし2
84及びカラム側の４個の不良アドレス検出回路群301な
いし304の出力は４個のカラム群選択回路311ないし314
に供給される。これらのカラム群選択回路311ないし314
は一つの回路311で例示するように、４個の３入力アン
ドゲート32ないし35、４個のヒューズ36ないし39及び４
個の負荷抵抗40ないし43で構成されている。そしてアン
ドゲート32ないし35の第１の入力端子には一端が電源電
位Vccに接続された上記各負荷抵抗40ないし43それぞれ
の他端が接続されていると共に、一端がアースに接続さ
れた上記各ヒューズ37ないし39それぞれの他端が接続さ
れている。またアンドゲート32ないし35の各第２の入力
端子には上記ロウ側の第１の不良アドレス検出回路281
の出力が並列に供給される。さらにアンドゲート32ない
し35の第３の入力端子にはカラム側の第１ないし第４の
不良アドレス検出回路301ないし304それぞれの出力が供
給される。カラム群選択回路312では上記ロウ側の第１
の不良アドレス検出回路281の出力の代わりにロウ側の
第２の不良アドレス検出回路282の出力が、カラム群選
択回路313ではロウ側の第３の不良アドレス検出回路283
の出力が、カラム群選択回路314ではロウ側の第４の不
良アドレス検出回路284の出力がそれぞれアンドゲート3
2ないし35の第２の入力端子に並列に供給される。これ
ら４個のカラム群選択回路311ないし314内の全てのアン
ドゲート32ないし35の出力端子は共通に接続され、この
共通接続点44の信号が前記排他的論理和回路22の他方入
力端子に供給される。
84及びカラム側の４個の不良アドレス検出回路群301な
いし304の出力は４個のカラム群選択回路311ないし314
に供給される。これらのカラム群選択回路311ないし314
は一つの回路311で例示するように、４個の３入力アン
ドゲート32ないし35、４個のヒューズ36ないし39及び４
個の負荷抵抗40ないし43で構成されている。そしてアン
ドゲート32ないし35の第１の入力端子には一端が電源電
位Vccに接続された上記各負荷抵抗40ないし43それぞれ
の他端が接続されていると共に、一端がアースに接続さ
れた上記各ヒューズ37ないし39それぞれの他端が接続さ
れている。またアンドゲート32ないし35の各第２の入力
端子には上記ロウ側の第１の不良アドレス検出回路281
の出力が並列に供給される。さらにアンドゲート32ない
し35の第３の入力端子にはカラム側の第１ないし第４の
不良アドレス検出回路301ないし304それぞれの出力が供
給される。カラム群選択回路312では上記ロウ側の第１
の不良アドレス検出回路281の出力の代わりにロウ側の
第２の不良アドレス検出回路282の出力が、カラム群選
択回路313ではロウ側の第３の不良アドレス検出回路283
の出力が、カラム群選択回路314ではロウ側の第４の不
良アドレス検出回路284の出力がそれぞれアンドゲート3
2ないし35の第２の入力端子に並列に供給される。これ
ら４個のカラム群選択回路311ないし314内の全てのアン
ドゲート32ないし35の出力端子は共通に接続され、この
共通接続点44の信号が前記排他的論理和回路22の他方入
力端子に供給される。
このような構成において例えば一つの行線121と一つの
列線131とが交差する箇所に配置されているメモリセル1
1にビット不良が発生した場合、この行線121が接続され
たロウ側の不良アドレス検出回路群281の不良アドレス
検出回路24内のヒューズ27及びこの列線131が接続され
たカラム側の不良アドレス検出回路群301の不良アドレ
ス検出回路29内のヒューズ27を切断する。さらにカラム
群選択回路311において上記不良アドレス検出回路群281
及び不良アドレス検出回路群301それぞれの出力が供給
されるアンドゲート32に接続されたヒューズ36を切断す
る。
列線131とが交差する箇所に配置されているメモリセル1
1にビット不良が発生した場合、この行線121が接続され
たロウ側の不良アドレス検出回路群281の不良アドレス
検出回路24内のヒューズ27及びこの列線131が接続され
たカラム側の不良アドレス検出回路群301の不良アドレ
ス検出回路29内のヒューズ27を切断する。さらにカラム
群選択回路311において上記不良アドレス検出回路群281
及び不良アドレス検出回路群301それぞれの出力が供給
されるアンドゲート32に接続されたヒューズ36を切断す
る。
これにより第１のロウデコーダ151及び第１のカラムデ
コーダ191で上記不良セルが選択され、このメモリセル1
1からデータが読み出されるときに、ロウ側の不良アド
レス検出回路群281及びカラム側の不良アドレス検出回
路群301の出力が共に“1"レベルになる。この不良アド
レス検出回路群281と301の出力が供給されるカラム群選
択回路311内のアンドゲート32ではそこに接続されたヒ
ューズ36が予め切断されており、第１の入力端子は負荷
抵抗40によって“1"レベルに設定されているため、この
アンドゲート32の出力は“1"レベルにされる。このとき
上記メモリセル11から読み出され、センス・アンプ21で
検出されるデータは誤まっており、すなわち反転してお
り、この反転データが排他的論理和回路22に供給され
る。このとき、この排他的論理和回路22の他方入力端子
にはカラム群選択回路311から出力される“1"レベルの
信号が供給される。この結果、上記センス・アンプ21で
検出された誤りデータはこの排他的論理和回路22で反転
されて正しいデータに訂正され、出力バッファ23に供給
される。またメモリセル11から正しいデータが読出され
る場合にはカラム群選択回路311ないし314の出力は“0"
レベルにされ、センス・アンプ21の検出データはこの排
他的論理和回路22からそのままのレベルで出力される。
コーダ191で上記不良セルが選択され、このメモリセル1
1からデータが読み出されるときに、ロウ側の不良アド
レス検出回路群281及びカラム側の不良アドレス検出回
路群301の出力が共に“1"レベルになる。この不良アド
レス検出回路群281と301の出力が供給されるカラム群選
択回路311内のアンドゲート32ではそこに接続されたヒ
ューズ36が予め切断されており、第１の入力端子は負荷
抵抗40によって“1"レベルに設定されているため、この
アンドゲート32の出力は“1"レベルにされる。このとき
上記メモリセル11から読み出され、センス・アンプ21で
検出されるデータは誤まっており、すなわち反転してお
り、この反転データが排他的論理和回路22に供給され
る。このとき、この排他的論理和回路22の他方入力端子
にはカラム群選択回路311から出力される“1"レベルの
信号が供給される。この結果、上記センス・アンプ21で
検出された誤りデータはこの排他的論理和回路22で反転
されて正しいデータに訂正され、出力バッファ23に供給
される。またメモリセル11から正しいデータが読出され
る場合にはカラム群選択回路311ないし314の出力は“0"
レベルにされ、センス・アンプ21の検出データはこの排
他的論理和回路22からそのままのレベルで出力される。
このような構成によればメモリセルアレイ10内に不良セ
ルが発生した場合に、不良アドレス検出回路群28もしく
は30の群の数と同じ数の不良セルデータを訂正すること
ができる。しかも異なる行線12や異なる列線13に接続さ
れ、ランダムに発生する不良セルを救済することができ
る。しかも従来のように符号を用いた誤り検出訂正方法
ではないので、符号記憶用のメモリセルは不要であり、
訂正機能を付加したことによるチップサイズの大型化は
この従来方法のものに比較して十分押さえることができ
る。さらにデータを出力する毎に演算回路を動作させる
必要がないので、データのアクセス時間の遅れは最少限
にすることができる。また１ビットの不良セルに対して
合計３個のヒューズを切断すればよく、ヒューズのプロ
グラムに要する時間は、この種の従来回路のものに比較
して大幅に短縮することができる。
ルが発生した場合に、不良アドレス検出回路群28もしく
は30の群の数と同じ数の不良セルデータを訂正すること
ができる。しかも異なる行線12や異なる列線13に接続さ
れ、ランダムに発生する不良セルを救済することができ
る。しかも従来のように符号を用いた誤り検出訂正方法
ではないので、符号記憶用のメモリセルは不要であり、
訂正機能を付加したことによるチップサイズの大型化は
この従来方法のものに比較して十分押さえることができ
る。さらにデータを出力する毎に演算回路を動作させる
必要がないので、データのアクセス時間の遅れは最少限
にすることができる。また１ビットの不良セルに対して
合計３個のヒューズを切断すればよく、ヒューズのプロ
グラムに要する時間は、この種の従来回路のものに比較
して大幅に短縮することができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではロウ側の不良アドレス検出回路群28及び
カラム側の不良アドレス検出回路群30それぞれを四つ設
け、４ビットの不良セルの救剤が可能な記憶装置にこの
発明を実施した場合について説明したが、これは不良ア
ドレス検出回路群28及びカラム側の不良アドレス検出回
路群30それぞれを必要な数だけ設けるようにしてもよ
い。
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではロウ側の不良アドレス検出回路群28及び
カラム側の不良アドレス検出回路群30それぞれを四つ設
け、４ビットの不良セルの救剤が可能な記憶装置にこの
発明を実施した場合について説明したが、これは不良ア
ドレス検出回路群28及びカラム側の不良アドレス検出回
路群30それぞれを必要な数だけ設けるようにしてもよ
い。
［発明の効果］ 以上説明したようにこの発明によれば、ランダムに発生
する複数の不良ビットをアクセス時間が遅れることなし
に救済することができ、かつビット不良訂正機能の付加
による集積回路化の際のチップサイズの増大を比較的少
なくできる半導体記憶装置を提供することができる。
する複数の不良ビットをアクセス時間が遅れることなし
に救済することができ、かつビット不良訂正機能の付加
による集積回路化の際のチップサイズの増大を比較的少
なくできる半導体記憶装置を提供することができる。
図はこの発明の一実施例の構成を示す回路図である。 10……メモリセルアレイ、11……メモリセル、12……行
線、13……列線、14,17……ノアゲート、15……ロウデ
コーダ、16……列線選択用のMOSトランジスタ、18……
列線選択線、19……カラムデコーダ、21……センス・ア
ンプ、22……排他的論理和回路、23……出力バッファ、
24,29……不良アドレス検出回路、28,30……不良アドレ
ス検出回路群、31……カラム群選択回路。
線、13……列線、14,17……ノアゲート、15……ロウデ
コーダ、16……列線選択用のMOSトランジスタ、18……
列線選択線、19……カラムデコーダ、21……センス・ア
ンプ、22……排他的論理和回路、23……出力バッファ、
24,29……不良アドレス検出回路、28,30……不良アドレ
ス検出回路群、31……カラム群選択回路。
Claims (1)
- 【請求項１】行及び列方向に配列された複数のメモリセ
ルからなるメモリセルアレイと、 上記メモリセルアレイ内のメモリセルを選択するロウデ
コーダ及びカラムデコーダと、 上記ロウデコーダの出力端に接続されそれぞれ対応する
メモリセルアレイの行が不良であることがプログラム可
能にされ、複数の群に分割され、各群内で出力端が共通
に接続された複数の第１の不良アドレス検出回路と、 上記カラムデコーダの出力端に接続されそれぞれ対応す
るメモリセルアレイの列が不良であることがプログラム
可能にされ、複数の群に分割され、各群内で出力端が共
通に接続された複数の第２の不良アドレス検出回路と、 上記複数の第１の不良アドレス検出回路の各群の共通出
力端の出力及び上記複数の第２の不良アドレス検出回路
の各群の共通出力端の出力が供給され、メモリセルアレ
イの特定の行及び列に対応したメモリセルが不良である
ことがプログラム可能にされ、この特定の行及び列に対
応した不良メモリセルが選択されることを検出する検出
回路と、 上記ロウデコーダ及びカラムデコーダによって選択され
るメモリセルからの読み出しデータを上記検出回路の検
出出力に応じて訂正する訂正回路 とを具備したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216483A JPH0793036B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
| US06/841,249 US4729117A (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| EP86103704A EP0195429A3 (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| KR1019860002077A KR900006141B1 (ko) | 1985-03-20 | 1986-03-20 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216483A JPH0793036B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276100A JPS6276100A (ja) | 1987-04-08 |
| JPH0793036B2 true JPH0793036B2 (ja) | 1995-10-09 |
Family
ID=16689135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216483A Expired - Lifetime JPH0793036B2 (ja) | 1985-03-20 | 1985-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793036B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527216B2 (ja) * | 1988-06-30 | 1996-08-21 | シャープ株式会社 | 半導体メモリ装置 |
| KR100334531B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS536541A (en) * | 1976-07-05 | 1978-01-21 | Texas Instruments Inc | Defect resisting selffaddressable array |
| JPS6066400A (ja) * | 1983-09-21 | 1985-04-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
-
1985
- 1985-09-30 JP JP60216483A patent/JPH0793036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276100A (ja) | 1987-04-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |